《电子设计自动化应用技术》第5章硬件描述语言VHDL.ppt

5.1 VHDL程序结构 5.1.1 entity实体 5.1.2 architecture结构体 5.1.3 library库 5.1.4 子程序 5.2 VHDL语法规则 5.2.1 数据对象 5.2.2 数据类型 5.2.3 属性 5.2.4 基本运算符 5.3 VHDL并行语句 5.3.1 信号赋值语句 5.3.2 process进程语句 5.3.3 black块语句 5.3.4 component元件例化语句 5.3.5 generate生成语句 5.4 VHDL顺序语句 5.4.1 变量赋值语句 5.4.2 if语句 5.4.3 case语句 5.4.4 loop语句 5.4.5 null语句 （4）记录类型 记录类型：数组类型是同一类型数据集合形成的，而记录类型是将不同类型数据和数据名组织在一起形成的新类型。 记录类型格式： type 数据类型名 is record 元素名：数据类型名； 元素名：数据类型名； … end record； 例如： type opcode is（add，sub，mul，div）； --枚举类型定义 type instruction is record --记录类型定义 operator：opcode； --枚举类型元素 op1：integer; --整数类型元素 op2：integer; --整数类型元素 end record; --结束记录类型定义 3.数据类型的转换 在VHDL语言中，数据类型的定义是非常严格的，不同数据类型的数据不能进行运算和直接代入。为了进行运算和代入操作，必要时需要进行数据类型之间的转换。 数据类型的转换函数如表所示，转换函数通常由VHDL包集合提供，因此在使用转换函数之前，使用library和use语句，使包集合可以使用。 由std_logic_vector转换为integer conv_integer std_logic_unsigned 由unsigned,signed转换为integer conv_integer (a) 由integer,unsigned,signed转换为std_logic_vector conv_std_logic_vector (a,位长) std_logic_arith 由std_logic转换为bit to_bit (a) 由bit转换为std_logic to_stdlogic (a) 由std_logic_vector转换为bit_vector to_bitvector (a) 由bit_vector转换为std_logic_vector to_stdlogicvector (a) std_logic_1164 功 能 函数名 包集合 例如：由std_logic_vector转换为integer的VHDL程序。 library IEEE; use IEEE.Std_logic_1164.all; --使用std_logic_1164包集合 use IEEE.Std_logic_unsigned.all; --使用std_logic_unsigned包集合 entity add3 is port (data : in std_logic_vector (2 downto 0); … ); end add3; architecture ver1 of add3 is signal in_data: integer range 0 to 5; … begin in_data = con_integer (data); --数据类型的转换 … end ver1; 属性问题：属性提供的是关于信号、类型等的指定特性。 这里介绍常用的属性：值类属性、函数类属性、范围属性 1.值类属性 值类属性：用于返回数据类型或数组类型的特定值，还可返回数组的长度或者类型的最底边界。 值类属性表示：常用单引号’指定属性，单引号后面跟属性名，单引号前面是所附属性的对象。 常用的值类属性：’left、’right、’high、’low、’length等。 例如：属性’left生成一个类型最左边的值；属性’right是生成一个类型最右边的值； 例如：属性’high生成一个类型的最大值；属性’low生成类型的最小值； 例如：属性’length生成限制性数组中的元素数。 需要注意的是：EDA综合软件不同对预定义属性的支持程度也各不相同，使用时应参考特定的综合工具说明。 Word ’length =16 States ’length =4 ’length