集成电路(IC)设计完整流程详解及各个阶段工具简介.docx

-- - IC 设计完整流程及工具 IC 的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后 端设计（也称物理设计） ，这两个部分并没有统一严格的界限，凡涉及到与工艺 有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为 Fabless， 无晶圆设计公司） 提出的设计要求， 包括芯片需要达到的具体功能和性能方面的 要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划 分模块功能。 3、HDL 编码 使用硬件描述语言（ VHDL ，Verilog HDL ，业界公司一般都是使用后者）将 模块功能以代码来描述实现，也就是将实际的硬件电路功能通过 HDL 语言描述出来，形成 RTL （寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。 看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准， 一切违反，不符合规格要求的， 就需要重新修改设计和编码。 设计和仿真验证是 反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具 Mentor 公司的 Modelsim，Synopsys的 VCS ，还有 Cadence的 NC-Verilog 均可以对 RTL 级的代码进行设计验证，该部分个人一般使用第一个 -Modelsim 。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合―― Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的 HDL  代 码翻译成门级网表 netlist。综合需要设定约束条件，就是你希望综合出来的电路 在面积，时序等目标参数上达到的标准。 逻辑综合需要基于特定的综合库， 不同的库中，门电路基本标准单元（ standardcell）的面积，时序参数是不一样的。所 以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来 说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真） 逻辑综合工具 Synopsys 的 Design Compiler，仿真工具选择上面的三种仿真工具 均可。 6、STA Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要 是在时序上对电路进行验证，检查电路是否存在建立时间（ setuptime）和保持时间（ hold time）的违例（ violation ）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时， 是没有办法正确采样数据和输出数据的， 所以以寄存器为基础的数字芯片功能肯定会出现问题。 STA 工具有 Synopsys的 Prime Time。 7、形式验证 这也是验证范畴，它是从功能上（STA 是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的 HDL 设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。 这样做是为了保证在逻辑综合过程中没有改变原先 HDL 描述的电路功能。 形式验证工具有 Synopsys的 Formality 。前端设计的流程暂时写到这里。 从设计程度上来讲， 前端设计的结果就是得到了芯片的门级网表电路。 Backend design flow 后端设计流程： 1、DFT Design ForTest，可测性设计。芯片内部往往都自带测试电路， DFT 的目的 就是在设计的时候就考虑将来的测试。 DFT 的常见方法就是，在设计中插入扫 描链，将非扫描单元（如寄存器）变为扫描单元。关于 DFT ，有些书上有详细 介绍，对照图片就好理解一点。 DFT 工具 Synopsys 的 DFT Compiler 2、布局规划 (FloorPlan) 布局规划就是放置芯片的宏单元模块， 在总体上确定各种功能电路的摆放位 置，如 IP 模块， RAM ，I/O 引脚等等。布局规划能直接影响芯片最终的面积。 工具为 Synopsys的 Astro 3、CTS Clock TreeSynthesis，时钟树综合，简单点说就是时钟的布线。由于时钟信 号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元， 从而使时钟从同一个时钟源到达各个寄存器时， 时钟延迟差异最小。 这也是为什 么时钟信号需要单独布线的原因。 CTS 工具， Synopsys的 Physical Compiler 4、布线 (Place Route) 这里的布线就是普通信号布线了， 包括各种标准单元 （基本逻辑门电路） 之间的走线。比如我们平常听到的 0.13um 工艺，或者说 90nm 工艺，实际上就是 这里金属布