数据采集电路和简易存储示波器设计.doc

PAGE 2 PAGE 1 梧 州 学 院 课 程 论 文 (2012 -2013学年第一学期) 课程论文题目:数据采集电路和简易存储示波器设计 学生姓名 ：石凯 提交日期： 2012年 12 月 26 日 学生签名： 学 号 1001902225 班级 10电本2班 同组成员 曾贝 李益 课程编号 XZ0202111 专业 电子信息工程 课程名称 EDA技术 任课教师 黄玉健 教师评语： 成绩评定： 分 任课教师签名： 年 月 日 摘 要：设计中采用了模块化设计方法，并使用了多种EDA工具，提高了设计效率。整个设计实现了存储示波器的所有功能要求，达到较高的性能指标。本设计分为四个模块分别是：数据采集模块，控制模块和数据存储模块和数据输出模块。数据采集模块采用A/D(ADC0809)对不同频率的输入信号分别以相应的采样速度予以采样，并将采样数据存在FPGA内部的RAM中。数据输出模块采用D/A(DAC0832)输出采样信号，在示波器上以X-Y的方式显示波形。控块以采用EDA中的状态机控制A/D的采样和数字信号的输出。 关键词: 数字存储示波器，状态机， AD，DA， EDA,LPM RAM 设计内容：数据采集电路和简易存储示波器设计 设计目的与要求：用ADC0809采集外部一个信号(从IN1输入)，转换为8位的二进制数据存储到存储器中，采样一个周期后，把存储器里面的数据重新读出来，通过DAC0832输出，用示波器观察比较被采集的信号和重新输出的信号。 设计原理 本设计利用FPGA直接控制ADC0809对模拟信号进行采样，然后将转换好的8位二进制数迅速存储到FPGA内部RAM存储器中，在完成对模拟信号一个或数个周期的采样后，由外部按键电路系统将存储器中的采样数据读出处理。包括如下模块：对ADC0809的采样控制电路、8位地址计数器、存储器、D触发器和按键电路模块。为使电路设计更加简单快捷，且方便阅读与理解，本电路使采用模块化的设计思想，先由VHDL源程序对各个模块进行独立编写（对各个模块进行硬件描述）、测试，然后生成原理图封装，再用原理图方式进行连接、整合。 A/D采样控制电路可以分为三个部分来分别实现：ADC0809的控制部分、地址计数器部分、数据存储器部分。 系统框图： 在设计整个系统的过程中，可以把设计分成信号采样、存储、信号输出等几部分。大致系统框图如图1： 模拟输入A/D示波器显示D/A存储器RAMFPGA数据处理模块 模拟输入 A/D 示波器显示 D/A 存储器RAM FPGA 数据处理模块 图1 设计内容 1.数据采集模块 （1）ADC0809的介绍 系统采用ADC0809进行数据采集。ADC0809是逐次逼近式A/D转化器，由8位A/D转换器、8路多路开关以及微处理机兼容组成的控制逻辑的CMOS组件。 芯片ADC0809的时序图为图2： 图2 （2）数据采集模块的状态转换为图3和状态机图为图4和采样仿真波形图为图5 图3 图4 图5 （3）AD0809采样模块的硬件描述VHDL语言程序： library ieee; use ieee.std_logic_1164.all; entity adcint is port ( d:in std_logic_vector (7 downto 0); --adc 0890 date in clk,eoc : in std_logic; -- clk 状态机工作的时钟 , eoc 开始后变低转换完变高 ale,start,oe,adda,lock0 :out std_logic; --ale 地址锁存信号上升沿 oe数据输出--1有效 adda通道 lock0 数据锁存 q : out std_logic_vector( 7 downto 0));-- q 数据输出 end adcint; architecture behav of adcint is type states is (st0,st1,st2,st3,st4); signal current_state,next_state:states ; signal regl :std_logic_vector ( 7 downto 0);--变量 signal lock,start0 :std_logic ; begin adda =1; q = regl; lock0 = lock; oe =1;--ada为0选择in-0，为1选择in-1 com: process (current_state,eoc) --规定各种状态转换方式 b