数显定时器课程设计报告.doc

课程设计报告书 第 PAGE \* MERGEFORMAT1 页 目录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc2449658681. 实验目的 2 HYPERLINK \l _Toc2449658702． 实验任务和要求 2 HYPERLINK \l _Toc2449658713． 设计方案的选择 PAGEREF _Toc244965871 \h 3 HYPERLINK \l _Toc2449658724． 实验原理 5 HYPERLINK \l _Toc2449658805. 电路主要元器件介绍 9 HYPERLINK \l _Toc2449658816. 电路焊接及调试 13 HYPERLINK \l _Toc2449658847. 故障分析 PAGEREF _Toc244965884 \h 16 HYPERLINK \l _Toc2449658858 . 仪器仪表清单 PAGEREF _Toc244965885 \h 17 HYPERLINK \l _Toc2449658869. 心得体会 PAGEREF _Toc244965886 \h 18 HYPERLINK \l _Toc24496588610. 致谢 PAGEREF _Toc244965886 \h 19 HYPERLINK \l _Toc24496588611. 参考文献 PAGEREF _Toc244965886 \h 19 实验目的： 本课程为电子、通信类专业的独立实践课，该课程设计建立在电路基础低频与高频电子线路等课程的基础上，主要让学生加深对高频电子线路理论知识的掌握，使学生能把所学的只是系统地、高效地贯穿到实践中来，避免理论与实践的脱离，同时提高学生的动手能力，并在实践中不断完善理论基础，有助于培养学生综合能力。 实验任务和要求： 2.1任务：根据数电模电知识，设计一个具有较高精度的9为数显定时器。 2.2要求： 具有数码管显示9秒的定时功能； 定时器为9秒递减定时，其记数间隔为1秒； 数显定时器的记数频率可调； 设计方案的选择： 3.1方案一：它是由555电路组成的多谐振荡器构成实际脉冲发生器，一只可预置数二进制同步可逆计数器74LS193组成的脉冲计数器，译码和显示驱动器4511组成，它将输出的BCD码译码后通过数码器显示出来。 3.2方案二：同方案一一样，不过改变了多谐振荡器电路，使之更加简明容易操作，同时加入复位开关，优化定时器功能。 经过选择优化后，决定使用方案二的电路组为最终电路，原因是方案二在以后的焊接及功能方面更容易操作。 实验原理： 4.1电路工作原理图： 时基脉冲发生器 脉冲计数器 译码驱动器 数码显示器 4.2各模块电路的设计及其原理图： 4.2.1时基脉冲发生器的设计： 它是由555电路组成的多谐振荡，其振荡周期，电路中，，． 当电源接通后电容Ｃ被充电，当上升到２／３时，使为低电平，同时放电三极管Ｔ道统，此时电容Ｃ通过和Ｔ放电，下降，当下降到１／３时，翻转为高电平。电容器放大时间为：。当放电结束时Ｔ截止，将通过，向电容Ｃ充电，由１／３上升到２／３所需的时间为，当上升到 ２／３时，电路又翻转为低电平。如此周而复始，在电路的输出端就得到一个周期性矩形波：，此电路振荡周期可以由电位器来调节。 4.2.２脉冲计数器的设计： 　脉冲计数器是由一直预置二进制数同步可逆计数器７４ＬＳ１９３组成，它能对时基脉冲进行加减记数，并在～输出四位二进制数。此电路中７４ＬＳ１３接成减计数器，通过将，接高电平，，接低电平，得到二进制数１００１，可将计数器预置位９.同时时钟脉冲发生器工作，输出时钟脉冲，由５５５三号引脚输出的时钟脉冲输入到７４ＬＳ１９３的减记数端四号引脚。因此随着时钟脉冲的输入，计数器作减记数。计数器由９递减至０，然后由～输入４５１１译码驱动器。 4.2.３译码驱动器的设计： 在的条件下，当ＬＥ＝０时锁存器不工作，译码器的输出随输入码的变化而变化再经数码显示器显示读数。当ＬＥ由０到１，输入码被所存，输出Ｒ取决于所存器的内容，不在随输入变化而变化。 4.３总电路设计 如图所示，把所有的单元电路按照逻辑关联方式联系在一起，电路便可以从９开始倒计时，开关可复位。 电路主要元器件介绍： ５.１　５５５定时器： 555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路 　　它的各个引脚功能如下： 　　 1脚：外接电源负端VSS或接地，一般情况下接地。 　　 8脚：外接电源VCC，双极型时基电路VCC的范围是4.5 ~ 16V，CMOS型时基电路VCC的范围为3 ~ 18V。一般用