河北工业大学信息工程学院EDA技术课件第一章 绪论.ppt

河北工业大学信息工程学院 一、本课程主要内容 设计输入语言—VHDL 基本结构、语言对象、描述方式 设计工具软件—MaxplusII10.1 Altera 公司可编程逻辑器件开发环境 设计实现载体—CPLD、FPGA 原理与结构以及使用时注意事项 目标：了解一种器件，掌握一门设计语言，熟悉一种设计工具 二、课程安排 总共60学时，36学时上课，24学时实验 第一章：绪论 第二章：VHDL语言要素（VHDL客体、数据类型及运算操作符等） 第三章：VHDL语言程序的基本结构 第四章： VHDL语言的主要描述语句 第五章：基本逻辑电路设计 第九章：伴随第五章做实验 第六、七、八章：简单介绍 三、EDA技术涉及术语 第一章 绪 论 1.1.2 ~1.1.3 EDA技术特点： 工作平台—计算机 开发环境—EDA软件（设计输入编辑器、综合器、仿真器、 适配器、下载器） 设计语言—硬件描述语言（HDL） 试验载体—可编程逻辑器件（PLD） 目标器件—ASIC芯片 应用方向—电子系统设计 1.1.4 硬件描述语言（HDL) VHDL语言是可以描述硬件电路的功能、信号连接关系和定时关系的语言 VHDL语言的双重性特点： （1）是工业标准的文本格式语言 （2）VHDL语言与实现工艺无关 VHDL语言标准、规范，易于共享和复用 （3）既可用于设计实现又可用于设计仿真 （4）可以用不同的EDA工具对VHDL语言进行处理： 综合工具：根据描述的功能用相应的硬件电路来实现。 仿真工具：检查所描述的功能是否满足系统要求。 （5）符合语法的程序都可以用于仿真系统功能，但综合器不见得能够把它综合成完成相应功能的硬件电路。 （6）我们用的主要是面向设计实现的部分，在进行设计时要考虑到硬件的实现问题。 1.1.5 EDA技术工具 设计输入编辑器： 原理图、硬件描述语言、状态图、波形图等 仿真器：功能仿真和时序仿真function simulation 功能仿真：直接对输入文件描述的逻辑功能进行功能模拟，以了解输入是否正确的反映了设计功能要求 时序仿真：就是接近真实器件运行特性的仿真，仿真文件中已包含了器件的硬件特性参数。 综合器：自动将一种设计表示形式向另一种设计表述形式转换的计算机程序。 自动完成，将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应的映射关系。生成门级网表 EDA技术工具 适配器： 特定器件具有固定的资源，针对于目标器件进行映射适配的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 。 时序仿真文件，如MAXplusⅡ的SCF文件； 适配技术报告文件； 面向第三方EDA工具的输出文件，如EDIF、VHDL或Verilog格式的文件； FPGA/CPLD编辑下载文件，如用于CPLD编程的JEDEC、POF、ISP等格式的文件；用于FPGA配置的SOF、 JAM、bit等格式的文件； EDA技术工具 下载器：把适配后生成的下载文件或配置文件，通过编程器或编程电缆向FPGA或CPLD进行下载。 CPLD编程program OTP器件编程 FPGA配置(configure)： 两种配置形式：直接由计算机经过专用下载电缆进行配置；由外围配置芯片进行上电时自动配置。 FPGA具有掉电丢失的特性，所以可在验证初期使用电缆直接下载位流，如有必要再将位流文件烧录配置芯片中（如XilInx公司的XC18V系列，Altera公司的EPC2系列）。 使用电缆下载时有多种下载方式，使用芯片上的JTAG口是常用的下载方式。 1.1.7 EDA（可编程逻辑器件应用）设计开发流程 1.2 数字系统应用设计方法 两种设计方法比较 真值表 二、Top-Down设计方法 三个层次如下： 将RTL描述的程序针对目标器件转换成基本逻辑元件表示的文件（门级网表），并进行仿真。 行为级描述 例如：二选一选择器 ENTITY mux IS PORT(d0,d1,sel:in bit; q:out bit); END mux; Architecture behav of mux is Begin with sel select q=d0 when ‘0’; d1 when ‘1’; End behav; 寄存器级描述（RTL) ENTITY mux IS