河北工业大学信息工程学院EDA技术课件第五章 基本逻辑电路设计.ppt

河北工业大学信息工程学院 第五章 基本逻辑电路设计 组合逻辑 基本逻辑：与、或、非、与非、或非、异或 编／译码器与选择器 加法器、求补器 三态门及总线缓冲器 时序逻辑 时钟信号及复位信号的描述 锁存器、触发器 寄存器：移位寄存器 计数器：同步、异步 存储器 ROM、RAM、FIFO(先进先出堆栈) 状态机 基本逻辑 —— 两输入与门电路 功能：两个信号相与 描述：y = a AND b; 综合结果：与门 基本逻辑 —— 两输入与非 功能：两个信号相与后取反 描述：y = a NAND b; 或： y = not (a AND b); 综合结果：与非门 3-8译码器 功能类似于74LS138 不是芯片，是一个功能模块 方法1 -- D_IN: in STD_LOGIC_VECTOR(2 downto 0); -- D_OUT: out STD_LOGIC_VECTOR(7 downto 0); process(D_IN) begin case D_IN is when 000 = D_OUT = when 001 = D_OUT = when 010 = D_OUT = when 011 = D_OUT = when 100 = D_OUT = when 101 = D_OUT = when 110 = D_OUT = when 111 = D_OUT = when others = NULL; --WHEN OTHERS=D_OUT= XXXXXXXX； end case; end process; 方法2：使用WHEN ELSE 语句 ARCHITECTURE ART3 OF DECODER IS BEGIN D_OUT(0)=‘1’ WHEN D_IN=000 ELSE 0； D_OUT (1)=‘1’ WHEN D_IN =001 ELSE 0； D_OUT (2)=‘1’ WHEN D_IN =010 ELSE 0； D_OUT (3)=‘1’ WHEN D_IN =011 ELSE 0； D_OUT (4)=‘1’ WHEN D_IN =100 ELSE 0； D_OUT (5)=‘1’ WHEN D_IN =101 ELSE 0； D_OUT (6)=‘1’ WHEN D_IN =110 ELSE 0； D_OUT (7)=‘1’ WHEN D_IN =111 ELSE 0； END ART3； 实验一：3－8译码器 本实验主要让大家了解MAX＋plusII软件以及掌握组合逻辑电路的设计方法 用软件编程仿真一个系统的过程 1、输入信号：图形、VHDL语言等等 2、编译与适配：其中包括选择芯片型号，如果选择CPLD芯片，生成*.pof文件，如果选择FPGA芯片，生成*.sof文件（我们实验室使用的是FPGA芯片） 3、仿真与时序分析：检验输入信号的正确性与否 4、管脚的重新分配与定位：确保硬件的输入及输出 5、器件的下载编程与硬件实现：综合出硬件结果 1.编码器 8-3线优先编码器，输入信号为A、B、C、D、E、F、G和H，输出信号为OUT0、OUT1和OUT2。 输入信号中A的优先级别最低，依次类推，H的优先级别最高。 -- D_IN: in STD_LOGIC_VECTOR(7 downto 0); -- D_OUT: out STD_LOGIC_VECTOR(2 downto 0); process(D_IN) begin case D_IN is when= D_OUT = 000; when= D_OUT = 001; when= D_OUT = 010; when= D_OUT = 011; when= D_OUT = 100; when= D_OUT = 101; when= D_OUT = 110; when = D_OUT = 111; when others = NULL; end case; end process; 8 to 3 Encoder 带有优先级 LIBRARY IEEE