大连理工大学智能控制课件第四章 单片机（一）.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * 中断向量表 某中断请求被响应后，CPU会自动跳转到一个特定地址执行ISR，中断向量表即该入口地址表。 8字节不足以存放ISR。 一般在此处安排跳转指令，如 ORG 0003H LCALL 2000H 中断源 入口地址 INT0 0003H T0 000BH INT1 0013H T1 001BH UART 0023H 中断系统的初始化 若要使用某个中断源 …. (1) 针对该模块的设置(外部中断触发方式、定时器初值、串口通信参数等) (2) 设置中断优先级 (3) 使能总中断 (4) 使能该中断 已使能的中断必须有对应的ISR！ 概述 输入/输出（I/O）接口是CPU和外设间信息交换的桥梁，实现和不同外设的速度、电平等的匹配。 I/O可分为并行接口和串行接口 8051单片机具有4个8位的并行接口，分别为P0、P1、P2和P3，均为带有锁存输出的双向端口。 8051为外设端口和存储器统一编址，并行接口地址分别为80H、90H、A0H和B0H。 P0口简介 功能： 通用数据I/O端口 地址、数据复用总线 作为通用数据I/O端口时，具有较强的驱动能力（8个TTL负载），输出需要外加上拉电阻。 作为地址、数据复用总线时，P0口先作为地址总线，输出外部存储器的低8位地址。然后再作为数据总线，进行数据的输入或输出。此时，P0口不能再作为通用I/O口。 P0口的位结构图 1个输出锁存器（D触发器） 2个三态门（控制读引脚或读锁存器） 与门和多路开关构成的输出控制电路 一对FET构成的输出电路 D Q 锁存器 CL /Q P0.x 引脚 地址/数据 1/0 控制(=0时) 读锁存器 读引脚 内部总线 写锁存器 MUX (控制=0时) Vcc Vcc Vcc P0作为通用I/O的操作 在P0口作为通用I/O端口时，控制电路中的“控制”为低电平，多路开关MUX接入下方的锁存器的/Q端。 由于与门的一个输入端为“0”，所以它使上端的FET截止。这就是P0口在做I/O口时输出为“漏极开路（OD）” 结构的原因。 输出操作：在执行以口为目标的指令时，数据送到锁存器的“D”端，经“/Q”端送场效管应输出极。如：送“1”时，/Q=“0”，使下端的FET截止。这样出现输出极的两个FET全部截止。在这种情况下必须在端口线上外加上拉电阻，这样在上拉电阻的作用下，使端口为高电平。同理,若总线向口送“0”时，锁存器的/Q=1,使下端的FET导通(上面的FET仍然截止)，这样端口呈现“0”电平。 开漏/开集（OD/OC）输出结构 改变输出电平 实现“线与”逻辑 P0作为通用I/O的操作 输入操作： a.读引脚：读外部送到端口引脚的电平，即通常所说的输入操作。此时，单片机控制“读引脚”的三态门，使引脚处的外部电平经三态门送入内部总线。 b.读锁存器：将读取锁存器数据并进行处理，最后再写回锁存器的操作称之为： “读—修改—写”操作。在这种情况下, 读入的数据不是来自引脚，而是端口内部的锁存器的内容。 当前面完成一次端口的输出后，要再将前面输入的状态取回来，进行再处理，然后重新输出。在8051的指令系统中，这种“读—修改—写”的操作有： ORL 、XRL 、JBC 、CPL 、INC 、DEC 、DJNZ 、MOV Px,y 、 CLR Px,y和SET Px,y。 P0作为通用I/O的操作 c.读引脚前先写“1”：在端口电路中，可以发现一个问题：端口在输入（读引脚）时，原来锁存器的状态可能要影响引脚电平的输入。例如：原来锁存器的状态为“0”态，即输出极的下端FET是饱和导通状态，这样如果外电路向引脚输入高电平时，电路将不能正确读入。 解决方法就是让下端的FET截止，既事先向端口写一个“1”。 P0作为总线的操作（扩展了外部存储器时） 控制电路的“控制”=1，此时与门打开，MUX接向“地址/数据”信号。在这种情况下，输出极的两个FET都处于正常的工作状态 。 访问外部存储器的指令MOVX、MOVC ，就是使用P0口来输出外部存储器的低八位地址和输入、输出存储器的数据。 在进行单片机的硬件系统的设计中，如果使用了外部存储器，P0口成为整个系统的地址/数据复用总线。也就是说，P0口不能再作为通用的I/O端口与外部设备连接。 P0口特点总结 作通用数据端口时，输出级上端的FET处于截止状态，所以与外围器件连接时，必须接“上拉电阻”，否则不能正确的输出高电平。 在输入操作前，为了保证正确性，必须先向端口写“1”。 “读引脚”与“读锁存器”是不同的两个数据通道。凡是“读—修改—写” 的操作，CPU读的