电子科技大学EDA技术课件 6_3.ppt

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2019-05-06 发布于广东
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* * 例15 1/100 s 计时器设计设计要求： 1）精度大于1/100 s 2）计时器的最长计时时间为1 h，6位数码显示，最长显示时间为59分59.99秒。 3）设置复位、启/停开关 1/100 s 计时器结构图： reset_sw segment start_stop_sw common sysres clk a b c d e f g 5 4 3 2 1 0 6位7段数码管 7段输入位选择控制计时控制芯片计时控制芯片的组成： keyin 键输入 cntblk 定时计数 disp 显示 ctrl 控制 clkgen 时钟产生 sysres clk(1kHz) keyclk (25Hz) reset_sw Start_stop_sw segment common cntclk(100Hz) cnten stst res 各模块的功能： 1. 键输入子模块（keyin） 2. 时钟产生子模块（clkgen） 3. 控制子模块（ctrl） 4. 定时计数子模块（cntblk） 5. 显示子模块（disp）基本单元电路十进制、六进制、四进制计数器。设计成基本的实体单元，以元件形式（Component）被各子模块调用。十进制计数器的VHDL描述四进制计数器的VHDL描述：六进制计数器的VHDL描述：时钟产生模块(clkgen)的原理图： clkgen的VHDL描述：键输入模块(keyin)的时序图： keyin 的VHDL描述：控制模块(ctrl)的时序图：控制模块的VHDL描述：计数模块（cntblk）的原理图：计数模块cntblk的VHDL描述：显示模块（disp)的原理图：显示子模块中：显示数据选择模块digit_sel、7段译码模块seg_dec、显示公用端输出译码模块com_dec 三个功能块以函数形式实现。即在包集合Package p_stop_watch 中给出三功能块的函数形式，在实体中进行函数调用。包集合Package p_stop_watch的VHDL描述：