国防科技大学数字电子技术课件第三章 组合逻辑电路.ppt

《数字电子技术基础》 3.3 若干常用中规模组合逻辑电路 使用MUX和DEMUX实现组合逻辑函数F的共同点是： 1）不用对F进行化简，可节省时间； 2）检查和排除故障容易； 3）可以使集成芯片的数目减到最少。 §3.3.5 数值比较器（ Digital Comparator ） 在一些数字系统当中经常要求比较两个数字的大小。为完成这一功能所设计的各种逻辑电路简称为数值比较器。 《数字电子技术基础》 3.3 若干常用中规模组合逻辑电路 一、一位数值比较器 两个1位二进制数A,B相比的情况有以下几种： ①AB（即A=1,B=0），则 ，所以可用 作为AB的输出信号 。 ②同理可用 作为AB的输出信号 。 ③同理可用A⊙B 作为A=B的输出信号 。 于是，1位数值比较器的电路图可如下设计： 图3.3.23 1位数值比较器逻辑图 《数字电子技术基础》 3.3 若干常用中规模组合逻辑电路 二、多位数值比较器 在比较两个多位数的大小时，必须自高而低的逐位比较，而且只有在高位相等时，才需比较较低位。 下图示出了4位比较器CC14585的逻辑图。 《数字电子技术基础》 3.3 若干常用中规模组合逻辑电路 在比较两个4位以上的二进制数时，应将两片以上的CC14585级联，组合成位数更多的比较电路。 例：试用两片CC14585组成一个8位比较器。 图3.3.25 将两片CC14585接成8位数值比较器 《数字电子技术基础》 3.3 若干常用中规模组合逻辑电路 两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化为若干步加法运算加移位进行的。因此，加法器是构成算术运算器的基本单元。 一、1位加法器 1、半加器（Half Adder） 若不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路叫做半加器。 半加器的真值表、逻辑表达式、电路图和惯用符号如下所示： §3.3.6 加法器（ Adder ） 《数字电子技术基础》 3.3 若干常用中规模组合逻辑电路 表3-3-9 半加器的真值表 图3.3.26 半加器的电路图和惯用逻辑符号 半加器的逻辑表达式 0 1 1 1 1 0 1 0 1 0 0 1 0 0 0 0 S CO A B 输出 输入 《数字电子技术基础》 3.3 若干常用中规模组合逻辑电路 2、全加器（Full Adder） 将两个多位二进制数相加时，除了最低位以外，每一位都应考虑来自低位的进位，即将两个对应的加数和来自低位的进位3个数相加。这种运算称为全加，所用电路称为全加器。 1位全加器的真值表、逻辑表达式、电路图和惯用符号如下所示： 表3-3-10 全加器的真值表 全加器的逻辑表达式 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 0 1 1 1 0 0 1 0 1 0 0 0 1 0 0 0 0 0 S CO CI A B 输出 输入 《数字电子技术基础》 3.3 若干常用中规模组合逻辑电路 图3.3.27 全加器的电路图和惯用逻辑符号 《数字电子技术基础》 3.3 若干常用中规模组合逻辑电路 二、多位加法器 1、串行进位加法器 原理：依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI即可构成多位串行加法器。 例：4位串行进位加法器电路如下： 图3.3.28 4位串行加法器电路 应用举例：多人表决电路。 《数字电子技术基础》 3.