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逻辑电平设计 目 录 一、逻辑电平简介 ——逻辑电平都有哪些？ 二、逻辑电平匹配方法 ——为什么要进行逻辑电平匹配及如何匹配？ 1.单端输入输出的匹配方法 2.差分输入输出的匹配方法 一、逻辑电平简介 一、逻辑电平简介 1：输入高电平（Vih）： 保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。 2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。 3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。 4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。 5：阀值电平(Vt)： 数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平 Vih，输入低电平Vil，而如果输入电平在阈值上下，也就是Vil～Vih这个区域，电路的输出会处于不稳定状态。 对于一般的逻辑电平，以上参数的关系如下： Voh Vih Vt Vil Vol。 一、逻辑电平简介 6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。 7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。 8：Iih：逻辑门输入为高电平时的电流（为灌电流）。 9：Iil：逻辑门输入为低电平时的电流（为拉电流）。 　　门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件： 　　（1）： RL （VCC－Voh）/（n*Ioh＋m*Iih） 拉电流尽可能大　　（2）： RL （VCC－Vol） /（Iol＋m*Iil） 灌电流尽可能小 　　其中n：线与的开路门数；m：被驱动的输入端数。 一、逻辑电平简介 二、逻辑电平匹配方法 1.为什么要进行逻辑电平匹配? TTL、CMOS、ECL等输入、输出电平标准不一致，同时采用上述多种器件互连时，为了使前级输出的逻辑0和1能被后级安全、可靠地识别，应考虑电平之间的转换问题。 另一方面各种器件所需的输入电流、输出驱动电流不同，为了驱动大电流器件、远距离传输、同时驱动多个器件，都需要审查电流驱动能力：输出电流应大于负载所需输入电流。 一、逻辑电平简介 二、逻辑电平匹配方法 二、逻辑电平匹配方法 3.3V的逻辑电平标准如前面所述有三种（LVTTL、LVCOMS以及3.3V逻辑电平标准），但是实际的.3VTTL/CMOS逻辑器件的输入电平参 数一般都使用LVTTL或3.3V逻辑电平标准（一般很少使用LVCMOS输入电平），输出电平参数在小电流负载时高低电平可分别接近电源电压和 地电平（类似LVCMOS输出电平），在大电流负载时输出电平参数则接近LVTTL电平参数，所以输出电平参数也可归入3.3V逻辑电平。 总之在下面讨论逻辑电平的互连时，对3.3V TTL/CMOS的逻辑电平，我们就指的 3.3V逻辑电平或LVTTL逻辑电平。 常用的TTL和CMOS逻辑电平分类有：5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5VTol.、和OC/OD门。 其中： 3.3V/5V Tol.是指输入是3.3V逻辑电平，但可以忍受5V电压的信号输入。 3.3V TTL/CMOS逻辑电平表示不能输入5V信号的逻辑电平，否则会出问题。 注意某些5V的CMOS逻辑器件，它也可以工作于3.3V的电压，但它与真正的3.3V器件（是LVTTL逻辑电平）不同，比如其VIH是2.31V （＝0.7×3.3V，工作于3.3V）（其实是LVCMOS逻辑输入电平），而不是2.0V，因而与真正的3.3V器件互连时工作不太可靠，使用时要特别注 意，在设计时最好不要采用这类工作方式。