基于FPGA的同步数字复接器设计毕业论文.doc

基于FPGA的同步数字复接器设计 目 录 1 TOC \t 01_章,1,09_进入目录的一级标题,1,02_节,2,03_条,3,00_绪论 结论 附录,1 绪论 h 6 1.1 现代通信网的概述 h 6 1.2 EDA技术 h 7 1.2.1 EDA技术简介 h 7 1.2.2 EDA技术的特点 h 7 1.2.3 EDA技术的应用形式 h 7 1.2.4 EDA技术的发展趋势 h 8 1.3 数字复接系统概论 h 9 1.3.1 数字复接的基本概念 h 9 1.3.2 数字复接技术的发展 h 9 1.3.3 数字复接技术的研究现状 h 9 1.3.4 数字复接系统的研究意义 h 10 1.4 选题的意义 h 10 1.5 本文章节安排 h 11 2 硬件描述语言与可编程逻辑器件 h 12 2.1 硬件描述语言（VHDL） h 12 2.1.1 VHDL简介 h 12 2.1.2 VHDL 优点 h 12 2.1.3 VHDL程序的基本结构 h 13 2.2 FPGA（现场可编程门阵列）芯片 h 14 2.2.1 FPGA的简介 h 14 2.2.2 FPGA的基本特点 h 14 2.2.3 FPGA的工程设计流程 h 15 3 同步数字复接器的总体设计 h 17 3.1 四路同步复接器的原理框图模型 h 17 3.1.2 框图说明 h 17 3.1.3 时序信号与对应的合路信号及其帧结构 h 18 3.2 系统的设计与实现 h 18 3.2.1 Quartus II开发平台的简介 h 19 3.3 VHDL源程序仿真流程 h 20 3.4 系统顶层设计 h 22 3.4.1 四路同步复接器的VHDL建模 h 22 3.5 系统的底层设计 h 24 3.5.1 分频器的建模与VHDL程序设计 h 25 3.5.2 内码产生器 h 26 3.5.3 内码控制器 h 28 3.5.4 时序产生器的建模与程序设计 h 29 3.5.5 输出模块 h 31 4 设计中遇到的问题及讨论 h 34 4.1 关于设计中的时延问题 h 34 4.2 毛刺信号及其消除 h 34 4.3 VHDL语言调试过程中遇到的一些问题 h 34 总结与展望 h 35 参考文献 h 36 致 谢 h 37 插图索引 TOC \h \z \t 06_图题 \c 图1 VHDL程序设计基本结构 h 13 图2 CPLD结构图 h 14 图3 FPGA结构图 h 15 图4 FPGA工程设计流程 h 16 图5 四路同步复接器原理框图模型 h 17 图6 同步复接的帧结构 h 17 图7 时序信号及对应的合路信号帧结构 h 18 图8 Quartus II设计流程 h 20 图9 VHDL仿真流程 h 21 图10 四路复接器的VHDL建模模型 h 22 图11 四路同步数字复接器的时序仿真图 h 24 图12 分频器的VHDL建模符号 h 25 图13 分频器的时序仿真波形 h 26 图14 内码产生器的建模符号 h 27 图15 内码产生器的时序波形 h 28 图16 时序产生器建模符号 h 29 图17 译码器的VHDL建模流程图 h 29 图18 2/4译码器产生的时序仿真波形 h 30 图19 时序发生器的仿真波形及相位关系图 h 31 图20 输出模块的建模符号 h 32 图21 三态门的输出仿真波形 h 33 毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作 者 签 名：　　 　 　　日　 期：　　 　 　　  指导教师签名：　　 　 　　 日　　期：　　 　 　　 使用授权说明 本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：　　 　 　　 日