基于FPGA的单精度浮点除法器的设计本科生毕业论文.doc

PAGE 49 MACROBUTTON MTEditEquationSection2 SEQ MTEqn \r \h \* MERGEFORMAT SEQ MTSec \r 1 \h \* MERGEFORMAT SEQ MTChap \r 2 \h \* MERGEFORMAT 学科分类号 本科生毕业论文(设计) 题目（中文）: 基于FPGA的单精度浮点除法器的设计 （英文）FPGA-based single-precision floating-point divider design 毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作 者 签 名：　　 　 　　日　 期：　　 　 　　  指导教师签名：　　 　 　　 日　　期：　　 　 　　 使用授权说明 本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：　　 　 　　 日　 期：　　 　 　　  怀化学院本科毕业论文（设计）诚信声明 作者郑重声明：所呈交的本科毕业论文（设计），是在指导老师的指导下，独立进行研究所取得的成果，成果不存在知识产权争议。除文中已经注明引用的内容外，论文不含任何其他个人或集体已经发表或撰写过的成果。对论文的研究做出重要贡献的个人和集体均已在文中以明确的方式标明。本声明的法律结果由作者承担。 本科毕业论文（设计）作者签名： 年 月 日 目 录 TOC \o 1-3 \h \z \u 摘 要 h 1 关键词 h 1 Abstract h 1 Key words h 1 前言 h 2 1 软件开发系统Altera QuartusⅡ简介 h 3 2 FPGA 设计方法简述 h 4 2.1 原理图输入的设计方法 h 4 2.2 硬件描述语言 h 4 3 浮点数的表示 h 5 4 浮点除法器设计思路 h 5 4.1 浮点数除法器的实现 h 5 4.2　尾数部分除法运算模块设计 h 6 4.3　浮点数除法器结构 h 6 4.4　浮点数除法器的改进 h 7 5 总体设计编译与仿真 h 9 5.1 数据分解部分：spf32_data_div.vhd模块 h 10 5.2 阶码相减模块（E_SUB.vhd） h 11 5.3 尾数相除部分：m_divider.vhd模块 h 12 5.4 特殊数据判断电路：spcd_judge.vhd模块 h 14 5.5 数据调整输出部分：adj_out.vhd模块 h 14 5.6 仿真 h 15 6 结论： h 18 参考文献 h 18 致 谢 h 20 附录 相关模块程序 h 21 基于FPGA的单精度浮点除法器的设计 摘 要 基于FPGA的浮点除法器的硬件实现方法，根据除法的本质是移位相减的原理,及浮点数规格化的要求,在浮点乘法器的基础上，采用模块化设计方法分别对各模块进行设计。目前，多数FPGA上可以实现整数和标准逻辑矢量的运算，但不支持浮点乘法运算，因此使得FPGA在数值计算，数据分析等方面受到很大的限制。 采用VHDL语言，在FPGA上实现了32位单精度浮点除法器的设计，在QuartusⅡ上进行综合仿真测试后,证明该模块运算准确、快速、精度高达到了预期的效果。 关键词 FPGA; 单精度；浮点数; 除法器;仿真 FPGA-based single-precision floating-point divider design Abstract FPGA-based floating point divider implementation method. According to the nature of division by the pr