用VHDL语言实现拔河电路功能.doc

实验四 基于Quartus Ⅱ的硬件描述语言的拔河电路设计 实验内容 基于前期原理图电子拔河电路，甲、乙双方分别按动己方按键，按键的次数分别在双方的两个数码管上显示，当喊停止的时候，数码管数字较大的一方获胜，连续比赛多局以定胜负。 二、实验工具 1、DE0开发板一个 2、Quartus 2 16软件 3、VHDL语言 三、实验准备 1、学习VHDL语言，了解基本语法规则和基本语句。 2、明确所实现的电路所需要的器件，并且明确用VHDL实现该器件的基本逻辑关系和基本语句。实验所需要的器件为百进制计数器、比较器和译码器。 3、明确VHDL实体的定义，明确实体的输入输出，并且明确实现该实体的基本语法和基本步骤。 4、必须明确实体层次的概念，在低层次实体中，必须明确各个输入输出之间的联系，以结构的方式构建高层次实体。 四、实验程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY test4 IS PORT(KEY1,KEY2,KEY3,CLOCK_IN: IN STD_LOGIC; HEX0,HEX1,HEX2,HEX3,HEX4,HEX5: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); com:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END test4; --以下为百进制计数器设计实体-- LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNT_100 IS PORT(clk,clr: IN STD_LOGIC; --date_in: IN STD_LOGIC_VECTOR(3 DOWNTO 0); lo_out,hi_out:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COUNT_100; ARCHITECTURE fwm OF COUNT_100 IS SIGNAL hi_tmp,lo_tmp: STD_LOGIC_VECTOR(3 DOWNTO 0); --SIGNAL load_cnt : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN --load_cnt=loadhi_lo; --数据写入与置数位控制的并置 PROCESS(clk,clr) --hi_lo=1时为高位置数，hi_lo=0时为低位置数 --VARIABLE q_tmp : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF clr=0THEN hi_tmp=0000;lo_tmp=0000; --异步清零 ELSIF clkEVENT AND clk=1THEN --IF load_cnt=10 THEN --低位置数 --IF date_in=1010 THEN lo_tmp=1001; --ELSE lo_tmp=date_in; --END IF; --ELSIF load_cnt=11 THEN --高位置数 --IF date_in=1010 THEN hi_tmp=1001; --ELSE hi_tmp=date_in; --END IF; --ELSIF load_cnt=01 OR load_cnt=00 THEN IF lo_tmp=1001 THEN --低位等于9 IF hi_tmp/=1001 THEN --如果高位不等于9 lo_tmp=0000; hi_tmp=hi_tmp+1; --那么高位加1 ELSE hi_tmp=0000;lo_tmp=0000; --ELSE lo_tmp=1001; --除此之外，低位9保持不变 END IF; ELSE lo_tmp=lo_tmp+1; --如果低位不是9，那么低位加1 END IF; --END