微机存储器新.ppt

（一）Intel 2716的引脚与内部结构 2716 EPROM芯片的容量为2K×8位 （二）2716的工作方式 2716的工作方式见表5.3所示： 1.带高速缓存动态随机存储器：CDRAM（Cached DRAM） CDRAM在DRAM芯片上集成一定数量的高速SRAM作为高速缓冲存储器Cache和同步控制接口，来提高存储器的性能。 2.Direct Rambus接口动态随机存储器：DRDRAM（Direct Rambus DRAM） 与传统的DRAM的区别在于引脚定义会随命令而变，同一组引脚线可以被定义成地址，也可以被定义成控制线。其引脚数仅为正常DRAM的1/3。 当需要扩展芯片容量时，只需要改变命令，不需要增加芯片引脚。这种芯片可以支持400MHz外频，在100MHz时就可以使最大数据输出率达16GB/S。 3.双数据传输率同步动态随机存储器：DDR DRAM（Double Data Rate DRAM） 在同步动态读写存储器SDRAM的基础上，采用延时锁定环（Delay－1ocked Loop）技术提供数据选通信号对数据进行精确定位，在时钟脉冲的上升沿和下降沿都可传输数据，在不提高时钟频率的情况下，使数据传输率提高一倍。 4.虚拟通道存储器：VCM（Virtual Channel Memory） 一种新兴的“缓冲DRAM”，该技术将在大容量SDRAM中采用 5.快速循环动态存储器：FCRAM（Fast Cycle RAM） 数据吞吐速度可达普通DRAM/SDRAM的4倍 行、列地址同时（并行）访问 三、硬盘存储器 硬盘的缓冲区是指硬盘本身的高速缓存(Cache)，高速缓存其实就是指硬盘控制器上的一块存取速度极快的DRAM内存 一、概述 光盘存储器根据光盘读写方式可分为以下几种： 一、存储器芯片的扩充 1、位数的扩充 5.4 存储器的连接 位扩充归纳如下： 芯片的地址线全部并联，且与地址总线相应相连 片选信号并联，连接到地址译码器的输出端 读写信号并联，连接到控制总线的存储器读写控制线上 用4片16K×8位的存储器芯片组成64K×8位存储器连接线路。 2、地址的扩充 各芯片的地址取值范围 根据容量求芯片个数 各芯片数据线并联，且与数据总线相应相连 各芯片地址线并联，连接到相应的低位地址总线 高位地址线接到译码器，译码器输出端作为各芯片的片选 读写控制信号并联，与控制总线相应的信号连接 地址扩充归纳如下： 3、综合扩充 用8片4K×4位的存储器芯片组成16K×8位的存储器 第一片 第一组 A0 A11 2-4译码器 A12 A13 CS CS A0 A11 第二组 CS A0 A11 第三组 CS A0 A11 第四组 12 A0-A11 D0-D7 芯片组 内存 n1×m1 芯片 n1×M K=M/m1 N×M L=N/n1 芯片组 模块 主存 n1×m1 芯片 n1×M K=M/m1 N×M L=N/n1 J=X/N X×M 综合扩充： 综合扩充： 例题：P198：5.15 某计算机有地址线18位，数据线8位，现选用4K×4位的静态RAM芯片组成该机的内存，问 1、该机允许的最大内存空间多大？256KB 2、若设定基本的芯片模块容量为32K×8，该机共需几个这样的模块？8 3、每个模块内包含多少个4K×4位的RAM芯片？16 4、主存共需多少个RAM芯片？CPU如何选择这些模块？128 CPU选择各模块的方法是：地址线A14－A0为模块内连接，用地址线A17，A16，A15通过一个38译码器，其输出端作为8各模块的片选端 用8片2114（1K×4）构成的4K×8的存储器，与8位的一个微处理器相连，求：每组芯片的地址范围，存储器有没有重叠区？ 一台8位微机的地址总线为16条，其RAM存储器容量为32KB，首地址为4000H，且地址是连续的。问可用的最高地址是多少？BFFFH 现有16K×1的动态存储器芯片若干，欲构成64K×8位的存储器，试求：1、所需的动态RAM芯片个数。32 2、画出该存储器组成的逻辑框图 3、设该存储器读/写周期约为0.5us，CPU在1us内至少访问一次，试问采用那种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？ 3答：根据已知条件，CPU在1us内至少须访问一次内存，所以整个存储器的平均读写周期与单个存储芯片的读写周期相接近，应采用集中式刷新比较合理，因为集中式刷新适合高速存储器 动态存储器两次刷新的最大时间不超过2ms 由于DRAM芯片为16K×1，设内部存储矩阵为128×128，刷新工作按