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第6章 CMOS基本逻辑单元 本章在 “《半导体集成电路 》朱正涌编著，张开华主审， 清华大学出版杜 2001年，高等学校工科电子类规划教材 ”中，排序为第8章 CMOS基本逻辑单元 第8章 CMOS基本逻辑单元 8.2 CMOS逻辑结构 8.3 级联级的负载 8.4 影响门的电气和物理结构设计的因素 8.5 各种逻辑类型的比较 8.6 传输门逻辑 8.7 RS触发器 8.8 时钟脉冲控制触发器 8.9 D触发器 8.2.1 CMOS互补逻辑 带缓冲级的CMOS门电路 为了稳定输出高低电平，可在输入输出端分别加倒相器作缓冲级。下图所示为带缓冲级的二输入端与非门电路。 静态CMOS逻辑门电路 静态CMOS逻辑门具有以下特点 CMOS与非门的分析 CMOS或非门的分析 CMOS与非门、或非门设计 1.为减小面积：所有管子取相同尺寸 2.若使NMOS管和PMOS管有相同的导电因子，取串联管子增大n倍W的设计 3. 全对称设计KNeff=KPeff We will examine the operation of these gates in this chapter. Such as NAND,NOR,XOR and so on. Power and timing are the two main design specifications for digital IC. CMOS NOR and NAND gates All NMOS devices have their bulk terminals connected to GND，while the PMOS devices have their bulk nodes connected to VDD. CMOS组合逻辑电路设计 与或非门的设计 NAND gate Determine the device sizes for 3-input NAND and NOR gates in CMOS Stick Diagrams Layout of NAND and NOR Standard Cells Standard Cells 类似的或与非门的设计 实现不带非的组合逻辑 实现8个变量“与”的三种方案 异或/同或逻辑 异或电路的实现 用与或非门实现 “异或” “同或”功能 Transistor Sizing a Complex CMOS Gate For the pseudo-NMOS inverter, NAND and NOR gate in the sizing selected layout and equivalent of 3X device 8.2.3 动态CMOS逻辑 1. 准两相时钟 2. 两相时钟 2. 两相时钟 8.2.4 钟控CMOS逻辑 （朱正涌教材，145页） 钟控CMOS逻辑主要用来构成钟控逻辑，用它把锁存器（或接口电路）和其它类型的动逻辑连接起来。 8.3 级联级的负载 8.4 影响门的电气和物理结构设计的因素 8.4.1 MOS管的串联和并联 8.4.2 衬偏调制效应 8.4.3 源漏电容 朱正涌教材：p. 150 8.4.4 电荷的再分配 8.5 各种逻辑类型的比较 传输门(TG) transmission gate 8.6 传输门逻辑 传输门的逻辑特点 传输门的传输特性 NMOS传输门传输高电平特性 NMOS传输门传输低电平特性 p沟道MOS传输门在传输高电平时，可以完美传输高电平，称为漏负载级工作方式（由于输出电位随漏极电位变化而变化）；而p沟道MOS传输门在传输低电平时，则受到门导通阈电压的限制，有阈值损失，称为源跟随器工作方式（由于输出电位随源极电位变化而变化），其输出低电平值为完美低电平值再加上一个取了绝对值的阈电压值（pMOS管阈电压为负值）。 CMOS传输门在传输高电平和低电平 时的性能分析，即CMOS传输门在传输高电平时，为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，输出电位是随pMOS管漏极电位变化而变化，可以完美传输高电平；而CMOS传输门在传输低电平时，也可以完美传输低电平，仍为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，这时输出电位是随nMOS管漏极电位变化而变化。从而讨