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. . 基于FPGA的多路数字抢答器的设计 摘要：本文主要介绍了以FPGA为基础的八路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为分频模块、抢答模块、加减分模块、倒计时模块、设置倒计时模块、蜂鸣器模块和数字显示模块。主持人按下开始键可以实现抢答开始，选手号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；若有选手犯规或者倒计时记到五秒，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。此次设计程序用Quartus II12.0为软件开发平台，用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行。本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，可靠性强?、运算速度高，因此便于维护，并且维护费用低。 关键词：FPGA、抢答器、倒计时、犯规报警、加减分、显示 目 录 TOC \o 1-3 \h \u 7235 第一章 绪论 1 22417 第二章 FPGA原理及相关开发工具软件的介绍 3 28105 2.1 FPGA的简介 3 21226 2.1.1 FPGA的发展与趋势 3 27546 2.1.2 FPGA的工作原理及基本特点 4 19198 2.1.3 FPGA的开发流程... 5 27500 2.1.4 FPGA的配置... 6 23939 2.2 软件介绍 7 8073 2.2.1 Verilog HDL的介绍 7 6472 2.2.2 Quartus II软件 8 4745 第三章 数字抢答器系统设计方案和主要模块 11 16765 3.1 功能描述及设计架构 11 14827 3.2 抢答器程序流程图以及各模块代码分析 13 108 3.2.1 抢答器程序结构及主程序流程图 13 7799 3.2.2 秒分频模块 15 11487 3.2.3 倒计时以及倒计时剩5S时报警模块 17 20608 3.2.4 倒计时显示及倒数计时设置显示模块20 8127 3.2.5 选手号显示及违规报警模块26 20365 倒计时设置模块30 20365 顶层模块35 17334 3.3 硬件电路 37 2030 3.3．1 按键电路图 38 5852 3.3．2 数码管显示电路图 38 5852 3.3．2 蜂鸣器电路图39 第四章 管脚分配及功能40 22189 第五章 总 结 41 4321 参考文献 4 3 第一章 绪论 1.1 课题研究背景子标题用宋体小四号黑体 子标题用宋体小四号黑体 随着社会的发展，各种竞赛比赛日益增多，抢答器以它的方便快捷、直观反映首先取得发言权的选手等优点，深受比赛各方的辛睐，市场前景一片大好。另一方面随着电子科技的发展，抢答器的功能以及实现方式也越来越多，产品的可靠性以及准确性也越来越强。能够实现多路抢答器功能的方式有很多种，主要包括前期的数字电路、模拟电路以及数字电路与模拟电路组合的方式，但是这种方式制作过程比较复杂，并且可靠性准确性不高，研发周期也比较长。 目前对于抢答器的功能描述，如涵盖抢答器、选手答题计时、限时抢答以及犯规组号抢答器具有抢答自锁，暂停复位、电子音乐报声、灯光指示、自动定时等功能，还有工作模式的切换和时间设定，对于这些随着科学技术的发展，肯定还要得到进一步的改进。发展趋势一般都要趋向于智能化，并且设计更加合理化。 1.2 研究内容及意义 通过抢答器的使用，可以在各类比赛中特别是抢答环节，直观明了的看出是哪一组抢到了题目，比起通过肉眼来判断，更加的精确，同时也少了不必要的纷争，使得比赛更加的公平、公开、公正。 抢答器的这些优点使得它在比赛中得以广泛的应用。抢答器经过发展从最初的只有几个三极管、可控硅、发光管等组成， 能通过发光管的指示辨认出选手号码；到现在使用高速处理芯片和集成数字电路；从起初单片机到现在的ARM和FPGA，技术手段进一步成熟，同时技术的发展也为抢答器增加了很多更加贴近比赛的新功能，如选手号码显示、倒计时、选手得分显示等等。这类抢答器制作并不复杂，但是准确度和可靠性都比较可观，并且易于安装和维护。 第二章 FPGA原理及相关开发工具软件的介绍 2.1 FPGA的简介 2.1.1 FPGA的发展与趋势 现场可编程门阵列FPGA（Field－Programmable Gate Array），它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电