EDA课程设计——基于VHDL语言的数字时钟设计.docVIP

. . TOC \o 1-3 \h \z \u 一、设计要求 1 二、设计原理及框图 1 1、设计原理 1 2、结构框图 1 三、 设计过程 2 1、模块化设计 2 2、顶层文件生成 3 四、仿真调试过程 4 1、各模块时序仿真图 4 2、仿真过程中遇到的问题 5 五、设计体会及收获 5 . 一、设计要求 1、稳定的显示时、分、秒。 2、当电路发生走时误差时，要求电路有校时功能。 3、电路有整点报时功能。报时声响为四低一高，最后一响高音正好为整点。 二、设计原理及框图 1、设计原理 系统框图由六个模块组成，分别为：秒、分、时计数模块，整点报时模块，LED动态显示扫描模块，调时控制模块组成。其工作原理是:基准脉冲输入信号同时加到秒、分、时、分隔符的脉冲输入端，采用并行计数的方式，秒的进位接到分的使能端上，秒的使能借到分隔符的使能上，分得接到时的使能端上，完成秒、分、时和分隔符的循环计数。整点报时是根据分的A、B输出同时为0时，整点报时模块输出高电平控制报时。LED显示扫描模块根据输入的扫描信号CKDSP轮流选通秒、分、时、分隔符的8位八段数码管，LED显示译码器完成计数器输出的BCD的译码。 显示模块2、结构框图 显示模块 调时控制模 块整点报时模 块数字时钟分计时模块时计时模块秒计时模块 调时控制模 块 整点报时模 块 数字时钟 分计时模块 时计时模块 秒计时模块 三、 设计过程 1、模块化设计 （1）秒计时模块 秒计时模块由一个60位计数器为主体构成，其输入输出端口组成为： Clk：计时时钟信号 Reset：异步清零信号 Setmin：分钟设置信号 Enmin：使能输出信号 Daout[6:0]：BCD码输出 （2）分计时模块 分计时模块由一个60位计数器为主体构成，其输入输出端口组成为： Clk、clk1：计时时钟信号 Reset：异步清零信号 Sethour：小时设置信号 Enmin：使能输出信号 Daout[6:0]：BCD码输出 （3）时计时模块 时计时模块由24位计数器为主体构成，其输入输出端口组成为： Clk：计时时钟信号 Reset：异步清零信号 Daout[6:0]：BCD码输出 （4）显示模块 系统时间输出由六个七段数码管显示。 显示的数据是各计时模块给出的 BCD码。 （5）调时控制模块 该模块主要用于调节时、分显示，用于“对表”。 （6）整点报时模块 在时钟整点的时候产生扬声器驱动信号。由时钟计时模块中分钟的进行信号进行控制。当contr_en 为高电平时，将输入信号clk 送到输出端speak 用于驱动扬声器，同时在clk 的控制下，输出端lamp[2..0]进行循环移位。输出控制模块有扬声器控制器子模块组成。 2、顶层文件生成 前面已经完成了电子时钟电路的各个组成部分的设计，下面把这些组成部分组装起来，形成完整的总体设计。该电子时钟的命名为clock，其外部端口如右图所示。 各个输入/ 输出端口的作用如下： （1） clk 为外部时钟信号，其频率为1Hz，reset 为异步清零信号. （2） sethour 和setmin分别为调时调分脉冲输入信号 ，当en_set为高电平时， 每来一个sethour 脉冲或setmin脉冲，时、分输出将分别加1； （3） second[6...0]为秒的个位和十位BCD 码输出，min[6…0]为分钟的个位和十位BCD 码输出，hour[6...0]为小时的个位和十位BCD 码输出，它们最终中用来驱动七段数码管，lamp[2...0]为花样显示输出信号，speak 为整点报时扬声器驱动信号 四、仿真调试过程 1、各模块时序仿真图 （1）秒计数器仿真图 （2）分计数器仿真图 （3）时计数器仿真图 （4）整点报时仿真图 （5）调时调分仿真图 （6）LED显示译码仿真图 2、仿真过程中遇到的问题 （1）由于距离学习EDA技术课程的时间较长，遗忘了部分课程内容，对仿真软件不熟悉造成多次仿真失败。就此问题我认真复习了所学的EDA相关课程，按照课本上介绍的步骤重新进行了仿真，问题得以解决。 （2）因为仿真过程中对各部分时序波形应采取什么样的激励波形不清楚，给仿真过程带来了较大的麻烦。通过查阅相关资料，阅读网上一些比较成熟的论文，确定了仿真过程中的相关参数。 五、设计体会及收获 本次课程设计我做出的数字时钟能够正确的进行整点报时，显示时间，但是对于调时调分功能不能正确显示。经过努力，简易电子时钟的设计基本上算是完成了，在整个设计中，我最大的体会就是：对学过的知识遗忘太多。在本次的课程设计中，我发现了很多问题，同时做起来也很难不顺手，看着简单