60进制计数器课程设计.docVIP

. . 电子技术基础实验 课程设计 60进制计数器 实验目的 掌握中规模集成计数器74LS161的引脚图和逻辑功能。 熟悉555集成定数器芯片的引脚图。 利用74LS161和555定时器构成60进制计数器。 在Multisim软件中仿真60进制计数器。 实验内容 集成计数器74LS161逻辑功能验证。 用555定时器构成多谐振荡器。 用两片74LS161和555定时器构成60进制计数器。 集成计数器介绍 集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端；QA、QB、QC、QD是数据输出端。 图1 74LS161管脚排列图 集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表 四、用555定时器构成多谐振荡器 （一）多谐振荡器的构成 由555定时器构成的多谐振荡器如图1所示，R1，R2和C是外接定时元件，电路中将高电平触发端（THR脚）和低电平触发端（TRI脚）并接后接到R2和C的连接处，将放电端（DIS脚）接到R1，R2的连接处。 （二）工作原理 由于接通电源瞬间，电容C来不及充电，电容器两端电压为低电平，小于（1/3）Vcc，故高电平触发端与低电平触发端均为低电平，输出为高电平，放电管V1截止。这时，电源经R1，R2对电容C充电，使电压按指数规律上升，当上升到 （2/3）Vcc时，输出为低电平，放电管V1导通，把从（1/3）Vcc上升到（2/3）Vcc由于放电管V1导通，电容C通过电阻R2和放电管放电，电路进人第二暂稳态，其维持时间的长短与电容的放电时间有关，随着C的放电，下降，当下降到（1/3）Vcc时，输出为高电平，放电管V1截止，Vcc再次对电容C充电，电路又翻转到第一暂稳态。 图2 多谐振荡器 用两片74LS161和555定时器构成60进制计数器 （一）60进制计数器工作原理 根据设计基理可知，计数器初值00，按递增方式计数，增到59时，再自动返回到00。因此，需要使用两片74LS161芯片级联的形式来构成六十进制计数器，一片控制个位，为十进制；另一片控制十位，为六进制。利用74LS161本身的控制端（完成十进制，在达到1001（即十进制的九）时），给高位芯片一个脉冲使高位芯片计数加一，同时低位芯片反馈清零，这样反复，直到第二片达到0110时第二片自身反馈清零，这样便完成一次60进制的计数，且回到初态，两片74LS161全部反馈清零，继续重复计数。图1、图2分别为60进制计数器的工作框图和状态转换图。 时钟脉冲 时钟脉冲 74LS161构成的六进制计数器(十位)反馈清零反馈清零74LS161构成的十进制计数器 74LS161构成的六进制计数器(十位) 反馈清零 反馈清零 74LS161构成的十进制计数器(个位) 译码显示译码显示 译码显示 译码显示 图3 60进制计数器的工作框图 图4 60进制计数器的状态转化图 （二）实施方案 制作60进制计数器，先要确定使用芯片个数。74LS161有16个状态，60进制计数器有60个状态，所以就需要两片74LS161串连并采用并行进位方式。具体电路连接图见图3。进行计数功能，将低位片的QD、QA连接到高位片的ENP、ENT，同时将低位片的LOAD、ENP、ENT管脚和高位片LOAD接到VCC=5V的电压源上，低位片和高位片CLK端共同接到时钟脉冲CP上。 U1为低位片（十进制计数器），U2为高位片（六进制计数器）。U2从“0000”状态开始，到“1010”状态后，这个状态“1010”通过与非门U3使CLR为低电平，此时U1清零。通过两片74LS161同步式连接，使得U2中的ENT、ENP为高电平，在下一个脉冲到