三人多数表决电路.docVIP

. PAGE . 实验十九 三人多数表决电路的设计 一、设计目的 1、掌握用门电路设计组合逻辑电路的方法。 2、掌握用中规模集成组合逻辑芯片设计组合逻辑电路的方法。 3、要求同学们能够根据给定的题目，用几种方法设计电路。 二、设计要求 1、用三种方法设计三人多数表决电路。 2、分析各种方法的优点和缺点。 3、思考四人多数表决电路的设计方法。 要求用三种方法设计一个三人多数表决电路。要求自拟实验步骤，用所给芯片实现电路。 三、参考电路 设按键同意灯亮为输入高电平（逻辑为1），否则，不按键同意?为输入低电平（逻辑为0）。输出逻辑为1表示赞成；输出逻辑为0表示表示反对。 根据题意和以上设定，列逻辑状态表如表19-1。 表19-1 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 ???????由逻辑状态表可知，能使输出逻辑为1的只有四项：第4、6、7、8??项。故，表决器的辑逻表达式应是： ???????????????????????? ?????????从化简后的逻辑表达式可知，前一项括号中表达的是一个异或门?关系。因此，作逻辑图如下。 ???????????????????????? 图19 图19—1 三人表决电路 经常用来设计组合逻辑电路的MSI芯片主要是：译码器和数据选择器。设计步骤前几步同上，写出的逻辑函数表达式可以不化简，直接用最小项之和的形式，然后根据题目要求选择合适的器件，并且画出原理图实现。 四、实验设备与器件 本实验的设备和器件如下： 实验设备：数字逻辑实验箱，逻辑笔，万用表及工具； 实验器件：74LS00、74LS20、74LS138、74LS153等。 五、实验报告要求 1、写出具体设计步骤，画出实验线路。 2、根据实验结果分析各种设计方法的优点及使用场合。 实验二十 序列脉冲检测器的设计 一、设计目的 1、学习时序逻辑电路的设计与调试方法。 2、了解序列脉冲发生器和序列脉冲检测器的功能区别及设计方法。 二、设计要求及技术指标1、设计一个序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。 2、确定合理的总体方案。对各种方案进行比较，以电路的先进性、结构的繁简、成本的高低及制作的难易等方面作综合比较。自拟设计步骤，写出设计过程，选择合适的芯片，完成画出电路图。 3、组成系统。在一定幅面的图纸上合理布局，通常是按信号的流向，采用左进右出的规律摆放各电路，并标出必要的说明。 注意：还需设计一个序列脉冲产生器，作为序列脉冲检测器的输入信号。 4、用示波器观察实验中各点电路波形，并与理论值相比较，分析实验结论。 三、设计说明与提示 CP Z 序列检测器 XQD QC QB QA 十进制计数CPCP图20-1 串行输入序列脉冲检测器原理框图图20-1串行输入序列脉冲检测器原理框图。它的功能是：对输入信号X逐位进行检测，若输入序列中出现“ CP Z 序列检测器 X QD QC QB QA 十进制计数 CP CP 图20-1 串行输入序列脉冲检测器原理框图 调试要点： 1、分块调试，即先调试出序列脉冲产生器的电路，再调试序列脉冲检测器的电路。 2、序列脉冲产生器和序列脉冲检测器应保证同步。 脉冲发生器电路的形式很多，为使电路简单化，可以用十进制计数器的最高位作为输出。 四、实验设备与器件 本实验的设备和器件如下： 实验设备：数字逻辑实验箱、双踪示波器、逻辑笔，万用表及工具； 实验器件：74LS00、74LS112、74LS290、555定时器和电阻电容若干。 四、设计报告要求 1、画出总体原理图及总电路框图。 2、单元电路分析。 3、测试结果及调试过程中所遇到的故障分析。 实验十一 多路智力抢答装置 一、实验目的 学习数字电路中D触发器、分频电路、多谐振荡器、CP时钟脉冲源等单元电路的综合运用。 熟悉多路智力抢答装置的工作原理。 了解简单数字系统实验、调试及故障排除方法。 二、实验原理 图11-1为供四人用的智力抢答装置线路，用以判断抢答优先权。 图11-1智力抢答装置原理图 图11-1智力抢答装置原理图 图中F1为四D触发器74LS175，它具有公共置0端和公共CP端,引脚排列见附录；F2为双4输入与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的四分频电路，F3、F4组成抢答电路中的CP时钟脉冲源，抢答开始时，由主持人清除信号，按下复位开关S，74LS175的输出Q1～Q4全为0，