第八章高压集成电路的设计108.ppt

* (2) 避免高(低)边驱动电路中输出上下功率管同时导通 高（低）边驱动电路结构 M1~M6都为高压器件， 栅极驱动电压5V。 12~72 V 0~60 V */106 * (2) 避免高(低)边驱动电路中输出上下功率管同时导通 对于M1、M2管，当HOUT从0到1跳变 时，A信号有一个上升延时Tdelay_fall， 进而GM1有一个下降延时Tdelay_fall； B信号无延时，C信号无延时，进而GM2 也没有延时。因为GM1、GM2都是1到0 跳变，且只有GM1有一个下降延时，所 以M2管先关断，M1管后导通。 当HOUT从1到0跳变时，A信号无延时， GM1也没有延时；而B信号有一个下降 延时tdelay_fall，C信号有一个下降延 时，进而GM2有一个上升延时tdelay_fall。 因为GM1、GM2都是0到1跳变，且只有 GM2有一个上升延时，所以M1管先关 断，M2管导通。 tdelay_rise = tdelay_fall，且Tdelay_fall tdelay_fall */106 * (2) 避免高(低)边驱动电路中输出上下功率管同时导通 对于M3、M4管，当HOUT从0到1跳变 时，D信号无延时，E信号无延时，进而 GM3也没有延时；F信号有一个下降延时 tdelay_rise，G信号仍然只有一个下降延 时，进而GM4只有一个上升延时。因为GM3、GM4都是0到1跳变，且只有GM4有一个上升延时，所以M3管先关断，M4 管后导通。 当HOUT从1到0跳变时，D信号有一个上 升延时tdelay_fall，E信号延时为 Tdelay_fall+tdelay_fall，GM3延时与E 一致；而F信号无延时，G信号有一个上 升延时Tdelay_fall，进而GM4有一个下降 延时Tdelay_fall。因为GM3、GM4都是1 到0跳变，且GM3延时大于GM4，所以 M4管先关断，M3管后导通。 tdelay_rise = tdelay_fall，且Tdelay_fall tdelay_fall */106 * (2) 避免高(低)边驱动电路中输出上下功率管同时导通 输入信号 各节点信号延时 (tdelay_rise = tdelay_fall，且Tdelay_fall tdelay_fall ) HOUT GM1 (PMOS) GM2 (NMOS) GM3 (PMOS) GM4 (NMOS) GM5 (NMOS) GM6 (NMOS) 0 → 1 1 → 0 Tdelay_fall 1 → 0 无延时 0 → 1 无延时 0 → 1 tdelay_rise 0 → 1 Tdelay_fall 1 → 0 tdelay_rise HOUT GM1(PMOS) GM2 (NMOS) GM3 (PMOS) GM4 (NMOS) GM5 (NMOS) GM6 (NMOS) 1 → 0 0 → 1 无延时 0 → 1 tdelay_fall 1 → 0 Tdelay_fall+ tdelay_fall 1 → 0 Tdelay_fall 1 → 0 tdelay_fall 0 → 1 Tdelay_fall+ tdelay_fall */106 * HOUT信号与GM5、GM6信号的仿真波形 (2) 避免高(低)边驱动电路中输出上下功率管同时导通 */106 * (3) 减小高边驱动电路的功耗 自举式电源电路 电平位移电路 M3~M8为高压功率器件 交叉连接，避免静态功耗 */106 * (4) 防护输出信号负电压的不利影响 源极电压SHx产生负电压原因分析 高（低）边驱动电路结构 输出信号高低电平差值始终持在5V M1~M6都为高压器件，可以承受较高的BHx和SHx之间的电压差。 需要从电路和器件结构两方面进行防护！ 5V稳压电路 */106 * (4) 防护输出信号负电压的不利影响 无隔离NMOS 有隔离阱的NMOS 隔离型高压NLDMOS结构 */106 * (5) 减小传输延时，减小输出信号的上升/下降时间 电平位移电路 栅极驱动级联反向相器结构 各级反向器尺寸，f=5 第一级 W/L 第二级 W/L 第三级 W/L PMOS NMOS PMOS NMOS PMOS NMOS 8u/0.5u 4u/0.5u 40u/0.5u 20u/0.5u 200