第6章：时序逻辑电路设计.ppt

1．VHDL设计 8位串入/串出寄存器用VHDL设计比用原理图方式输入一组寄存器更加方便，这也从某种程度体现了用VHDL进行设计的优势。下面仅介绍用VHDL设计串入/串出寄存器，原理图设计法由读者自行尝试。 (1) 建立新文件：选取窗口菜单File→New，出现对话框，选择Text Editor file选项，单击OK按钮，进入文本编辑画面。 (2) 保存：选取窗口菜单File→Save, 出现对话框，键入文件名shift1.vhd，单击OK按钮。 (3) 指定项目名称，要求与文件名相同：选取窗口菜单File→Project→Name, 键入文件名shift1，单击OK按钮。 (4) 选择实际编程器件型号：选取窗口菜单Assign→Device, 出现对话框，选择ACEX1K系列的EP1K30TC144-1。 (5) 输入VHDL源程序，串入/串出移位寄存器提供了两种描述方法。 程序一 (描述方法一) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY shift1 IS PORT(din, clk: IN STD_LOGIC; dout : OUT STD_LOGIC); END shift1; ARCHITECTURE a OF shift1 IS SIGNAL dtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS(clk) BEGIN IF clkevent AND clk=1 THEN dtmp(0)=din; dtmp(7 DOWNTO 1)=dtmp(6 DOWNTO 0); dout=dtmp(7); END IF; END PROCESS; END a; 程序二 (描述方法二) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY shift2 IS PORT(din, clk: IN STD_LOGIC; dout : OUT STD_LOGIC); END shift2; ARCHITECTURE a OF shift2 IS COMPONENT DFF PORT(d, clk: IN STD_LOGIC; q : OUT STD_LOGIC); END COMPONENT; SIGNAL dtmp: STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN dtmp(0)=din; FOR i IN 0 TO 7 GENERATE UX:dff PORT MAP(d=dtmp(i),clk=clk ,q=dtmp(i+1) ); END GENERATE; dout=dtmp(8); END a; (6) 保存并查错：选取窗口菜单File→Project→SaveCheck，即可对电路文件保存并进行检查。 (7) 修改错误：针对Massage-Compiler窗口所提供的信息修改电路文件，直到没有错误为止。 (8) 保存并编译：选取窗口菜单File→Project→Save Compile，即可进行编译，产生shift1.sof烧写文件。 (9) 仿真：进行软件仿真，观察仿真波形是否符合逻辑设计要求。 (10) 创建电路符号：选取窗口菜单File→Create Default Symbol，可以产生shift1.sym文件代表现在所设计的电路符号。选取File→Edit Symbol，进入Symbol Edit 进行编辑。 此步也可通过按工具栏 按钮，进入Edit Symbol进行符号编辑。 (11) 创建电路包含文件：选取窗口菜单File→Create Default Include File，产生用来代表现在所设计电路的shift1.inc文件，供其他VHDL编译时使用。 (12) 时间分析：选取窗口菜单Utilities→Analyze Timing，再选取窗口菜单Analysis→Delay Matrix，产生时间分析结果。 2．软件仿真 以对VHDL程序进行仿真为例。 (1) 进入波