浮点数运算与加法器.pptVIP

本节目标 本节主要学习以下内容： 加法器与进位链 ALU的组成 浮点数的加减法运算法则 浮点数的乘除法运算法则 理解浮点数乘、除法的基本运算方法，了解算术逻辑运算单元ALU和加法器与进位链电路的基本组成 3.4 加法器和ALU 3.4.1 加法器与进位链电路 1．加法器 计算机中最基本的运算部件是加法器，通常，加法器和其他必要的逻辑电路组合在一起，可以在计算机中进行一些基本运算。 （1）全加器 基本的加法单元称为全加器。它要求三个输入量：操作数Ai和Bi、低位传来的进位Ci-1，并产生两个输出量：本位和Si、向高位的进位Ci。 3.4 加法器和ALU 一位全加器真值表 3.4 加法器和ALU 3.4 加法器和ALU 　（2）串行加法器和并行加法器 加法器可分为串行加法器和并行加法器。在串行加法器中，只有一个全加器，数据逐位串行送入加法器进行运算，如果操作数长n位，加法就要分n次进行，串行加法器具有器件少、成本低的优点，但运算速度太慢。 并行加法器由多个全加器组成，其位数的多少取决于机器的字长，数据的各位同时运算。但存在一个加法的最长运算时间问题。这是因为虽然操作数的各位是同时提供的，但低位运算所产生的进位会影响高位的运算结果。 3.4 加法器和ALU 2.进位链电路 并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位的进位。我们将各位之间传递进位信号的逻辑线路连接起来构成的进位网络称为进位链。 由全加器的逻辑表达式可知： 3.4 加法器和ALU (1)串行进位链电路 把n个全加器串接起来，就可以进行两个n位数的相加。这种加法器称为串行进位的并行加法器。串行进位又称行波进位，每一级进位直接依赖于前一级的进位，即进位信号是逐级形成的。 3.4 加法器和ALU (2)并行进位链电路 把n个全加器串接起来，就可以进行两个n位数的相加。这种加法器称为串行进位的并行加法器。串行进位又称行波进位，每一级进位直接依赖于前一级的进位，即进位信号是逐级形成的。 并行进位链是指并行加法器中的进位信号是同时产生的，又称先行进位、同时进位、跳跃进位等，其特点是各级进位信号同时形成。 单级先行进位方式 3.4 加法器和ALU 3.4 加法器和ALU 3.4 加法器和ALU 单级先行进位 　这种进位方式就是将n位全加器分成若干个小组，小组内的进位同时产生，实行并行进位，小组与小组之间采用串行进位，这种进位又称为组内并行、组间串行。 以16位加法器为例，可分为4组，每组4位。第1组组内的进位逻辑函数C0 、C1 、C2、、C3的表达式与前述相同，C0-C3信号是同时产生的，实现上述进位逻辑函数的电路称之为四位先行进位电路CLA(Carry Look Ahead)，其延迟时间是2ty。 3.4 加法器与ALU 3.4 加法器和ALU 多级先行进位 　下面以16位的加法器为例，分析两级先行进位加法器的设计方法。 3.4 加法器和ALU 3.4.2 ALU电路 　为了实现算术/逻辑多功能运算，则必须对全加器（FA）的功能进行扩展，具体方法是：先不将输入Ai、Bi和下一位的进位数Ci直接进行全加，而是将Ai和Bi先组合成由控制参数S0、S1、S2、S3控制的组合函数Xi、Yi，如图3-16所示，然后再将Xi、Yi和下一位进位数通过全加器进行全加。这样，不同的控制参数可以得到不同的组合函数，因而能够实现多种算术运算和逻辑运算。 3.4 加法器和ALU 1 ALU电路 　 3.4 加法器和ALU 1 ALU电路 　 3.4 加法器和ALU 　 3.5 浮点数的运算方法 3.5.1 浮点加减运算 　设两浮点数X，Y实现 运算，其中： 　　　　　　　　　　　　　　　　 　　　　　　　　　　　　　　　　均为规格化数。 执行下面五步完成运算。 1.“对阶”－－使两数阶码相等(对齐两数的小数点） 　要对阶，首先求出两数阶码EX和EY之差，即 　若　　＝0，表示两数阶码相等，即EX＝EY。 　若　　＞0，表示EX＞EY 　若　　＜0，表示EX＜EY 　当EX　　EY时，要通过尾数的移位来改变EX或EY，使之相等。 对阶的规则：是小阶向大阶看齐（使得误差很小） 若EX＝EY，不需对阶。 若EX＞EY,则MY右移,每右移1位,EY＋1－＞EY,直至EX＝EY为止。 若EX＜EY,则MX右移,每右移1位,EX＋1－＞EX，直至EX＝EY为止。 尾数右移后，应对尾数进行舍入。 3.结果规格化(