实验七 计数器及其应用(设计性).doc

PAGE PAGE 4 实验七 计数器及其应用（设计性） 一、实验目的 1．学习集成触发器构成计数器的方法。 2．掌握中规模集成计数器的使用方法及功能侧试方法。 3．用集成电路计数器构成1／N分频器。 二、实验预习要求 1．复习计数器电路工作原理。 2．预习中规模集成电路计数器74LS192的逻辑功能及使用方法。 3．复习实现任意进制计数的方法。 三、实验原理 计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。本实验主要研究中规模十进制计数器74LS192的功能及应用。 1. 74LS192的主要原理 （1）74LS192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其逻辑符号及引脚排列如图7-1所示。 图7—1 74LS192逻辑符号及引脚排列 图中：CPU—加计数端 CPD一减计数端 一置数端 CR一清零端 一非同步进位输出端 一非同步借位输出端 D0、 D1、D2、 D3一数据输入端 Q0、 Q1、Q2、Q3一数据输出端。74LS192功能如表7.1： 表7.1 74LS192的逻辑功能 输 入 输 出 CR /LD CPu CPD D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 X X X X X X X 0 0 0 0 0 0 X X D c B a d c b a 0 1 ↑ 1 X X X X 加计数 0 1 1 ↑ X X X X 减计数 74LS192加减计数的状态转换表如下表7.2： 表7.2 74LS192加减计数的状态转换表 加法计数（进位） 输入脉冲数 0 1 2 3 4 5 6 7 8 9 输 出 Q3 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1 减法计数（借位） 2．计数器的级联使用 一个十进制计数器只能表示0一9十个数，为扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，所以可以选用其进位（或借位）输出信号驱动下一级计器。图7-2是由74LS192利用其进位输出控制高一位的CPu端构成的加计数级联图。可以实现10＊10＝100进制（“00”一“99”）的计数；如果要构成减计数电路，则利用其借位输出控制高一位的CPD端，实现（“99”一“00”）的减法计数，如果计数初始值为00—99其中一个数，则必须先在输入端D3—D0预置所要开始计数的初始值，令＝0，将此初始值预置完成，此后重新置=1。 图7-2加计数级联图 3．任意进制计数的实现 （1）复位法获得任意进制计数器 假设已有N进制计数器，而需要得到一个M进制计数器时，只要MN,用复位法使计数器计数到M时置0”，即获得M进制计数器。图7-3所示为用一片74LS192并采用复位法构成的5进制加法计数器。图7-4生所示为用两片74LS192级联并采用复位法构成的几60进制加法计数器。 图7-3 采用复位法构成的 图7-4 采用复位法构成的 5进制加法计数器 60进制加法计数 （2）利用预置功能获得任意进制计数器 图7-5是一个用两片74LS192级联构成的特殊12进制加法计数器电路。在数字钟里，对时位的计数序列是1，2，3,…11，12；是12进制，而且没有0。即从1开始计数、显示到12为止，当计数到13时，通过与非门产生一个复位信号，使74LS192 (2)[时的十位]直接置成0000,而74LS192（1）〔时的个位〕直接置成0001,从而实现了1-12计数。 图7-5 采用预置法构成的特殊12进制加法计数器 四、实验仪器设备 1. TH-SZ型数字电路实验箱 2. 两片74LS192 一片74LS00 五、实验内容 1．74LS192逻辑功能测试 74LS192的16脚接VCC=+5V，8脚接地，计数脉冲CPu和CPD由单次脉冲源提供，置数端（）、数据输入端（D3—D0）分别接逻辑开关，输出端（Q3—Q0）接译码显示输入的相应孔A、