VHDL语言各种分频器的设计.PPT

分频器的应用非常的广泛。 先对时钟信号进行计数，然后根据计数值决定输出高电平还是低电平。 基本方法仍然是定义一个计数器，对输入基准时钟信号进行计数，然后根据计数值来控制输出为高电平还是低电平。 专题二. 经典模块设计 ——分频器设计 专题内容： 1. 分频器的原理 2. 二进制分频器的设计 3. 偶数分频器的设计 4. 奇数分频器的设计 5. 占空比可调的分频器的设计 6. 小数分频器的设计 1. 分频器的原理 分频器就是对较高频率的信号进行分频，得到较低频率的信号。 常见的分频器有二进制分频器、偶数分频器、奇数分频器、占空比可调的分频器和小数分频器。 分频系数（倍率） rate=fin / fout 2. 二进制分频器的设计 二进制分频就是对输入时钟进行2的整数次幂分频。 设计原理：（rate=2N，N是整数） 定义一个N位的计数器，对输入的时钟脉冲进行计数，计数结果的第N-1位就是对输入时钟的2的N次幂分频。将相应的位数取出即可得到分频时钟。 二进制分频器的VHDL源程序 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Use ieee.std_logic_arith.all; Entity fdiv is generic(N: integer:=3); --rate=2N，N为正整数 port( clkin: IN std_logic; clkout: OUT std_logic ); End fdiv; Architecture a of fdiv is signal cnt: std_logic_vector(N-1 downto 0); Begin process(clkin) begin if(clkinevent and clkin=1) then cnt = cnt+1; end if; end process; clkout = cnt(N-1); End a; 仿真结果 从波形图可以看到，clkout是clkin的8分频，也就是2的3次幂分频。 如果要产生其他次幂分频，直接修改generic类属变量参数即可。 3. 偶数分频器的设计 rate=even（偶数），占空比50% 设计原理： 定义一个计数器对输入时钟进行计数，在计数的前一半时间里，输出高电平，在计数的后一半时间里，输出低电平，这样输出的信号就是占空比为50%的偶数分频信号。例如，6分频，计数值为0~2输出高电平，计数值为3~5输出低电平。 偶数分频器的VHDL源程序(1) Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Use ieee.std_logic_arith.all; Entity fdiv is generic(N: integer:=6); --rate=N，N是偶数 port( clkin: IN std_logic; clkout: OUT std_logic ); End fdiv; Architecture a of fdiv is signal cnt: integer range 0 to n-1; Begin process(clkin) --计数 begin if(clkinevent and clkin=1) then if(cntn-1) then cnt = cnt+1; else cnt = 0; end if; end if; end process; process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平 begin if(cntn/2) then clkout = 1; else clkout = 0; end if; end process; End a; 偶数分频器的VHDL源程序(2) Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Use ieee.std_logic_arith.all; Entit