邏輯電路的分類.ppt

多工器（MUX） 其中： 為輸入 1 為輸出 為選擇線 功用：資訊選擇。 規格： 4對1多工器 ▼ 表6-17 圖6-35的功能表 ▲ 圖 6-35 4對1多工器的電路圖 多工器的方塊圖與電路圖 ▲ 圖 6-36 多工器的方塊圖與電路符號 多工器的應用 1. 信號選擇。 2. 並列信號轉換為串列信號。 3. 設計組合邏輯電路。 利用多工器設計組合邏輯電路 設計n個變數： 1. 繪出布林函數的真值表。 2. 將輸入變數連接到多工器的選擇線接腳。 3. 將真值表的輸出值填到多工器的對應輸入端。 設計n + 1個變數： 1. 繪出布林函數的真值表。 2. 將最後一個變數經NOT（或許不必，視情況而定）再接至多工器的輸入端，其餘變數接至多工器的選擇線。 3. 由布林函數的真值表，將函數值填入多工器的輸入端。 多工器/解多工器 要把多工器與解多工器做成一顆IC，則所用的電路必須具有雙向導電的特性。 構造：由解碼器與傳輸閘組合而成。 應用：做串列資料與並列資料的相互轉換。 八通道多工/解多工器 ▲ 圖 6-37 八通道多工/解多工器 可程式化邏輯元件（PLD）的優點 1. IC數減少，成本降低，庫存管理較為簡單。 2. 組合電路的佈線可省略，電路製作的時間減少。 3. 產品開發時程短，競爭力強。 4. IC數目減少，電路較穩定。 5. 有必威体育官网网址性熔絲，可防止產品被仿製。 6. 電路濃縮一顆IC內，減少可傳遞延遲時間，速度較快。 可程式化邏輯陣列（PLA）的方塊圖 ▲ 圖 6-40 具有K個積項的 PLA方塊圖 具有6個積項的4×3 PLA ▲ 圖 6-41 具有6個積項的4×3 PLA 可規劃輸出狀態之PLA ▲ 圖 6-42 可規劃輸出狀態之具有6個積項的4×3 PLA PLA的電路簡化 ▲ 圖 6-43 具有6個積項的4×3 PLA簡化圖 PLA的方塊圖 熔絲總數： 1. 輸出端不接NOT，熔絲數= 。 2. 輸出端接有NOT，熔絲數= 。 ▲ 圖 6-44 具有K個積項的n×m PLA簡化圖 可程式陣列邏輯（PAL） ▲ 圖 6-49 具有6個積項的4×3 PAL PAL與PLA的差異 1. PLA的OR閘輸入端採固定式（沒有熔絲），而PLA則用熔絲連接。 2. PAL的部分輸出端有串接到輸入端。 PAL的規劃步驟 1. 定義輸入、輸出變數。 2. 依電路功能要求，列出各輸出端的布林函數。 3. 利用PALASM.EXE程式，將布林函數轉為JED檔。 4.利用燒錄程式及燒錄器，將JED檔燒入PAL中。 PAL的編號 MMI公司的編號方式： AMD公司的編號方式： 可重複燒錄的PLD 常用之可重複燒錄的PLD有兩種： 1. 閘陣列邏輯（GAL）：可重複燒錄約100次。 2. 可程式電氣清除邏輯（PEEL）：可重複燒錄約1000次。 RAM與ROM的特性 1. 隨機存取記憶體（RAM） (1) 儲存使用者的程式及資料。 (2) 可讀可寫。 (3) 揮發性。 2. 唯讀記憶體（ROM） (1) 儲存廠商提供的系統程式及資料，如BIOS。 (2) 僅可讀。 (3) 非揮發性。 邏輯電路的分類 1. 組合邏輯（combinational logic）：其輸出狀態直接由輸入的組合來決定，並不涉及線路過去的輸出狀態。 2. 循序邏輯（sequential logic）：其輸出狀態除了與當時的輸入有關之外，還受到記憶體所處狀態的影響，而記憶體的狀態乃是先前輸入所造成的結果。 組合邏輯的設計步驟 1. 依功能要求列出真值表。 2. 依真值表列出標準布林代數式（SSOP或SPOS），並利用卡諾圖法將之化為布林最簡式。 3. 依布林最簡式繪出電路簡圖。 4. 將電路改成NAND-NAND或NOR-NOR等最節省IC的方式。 5. 完成最後的電路裝配。 半加器 半加器可執行2個位元的相加。 ▼ 表6-4 半加器的真值表 半加器的符號與電路 (a) 半加器符號 (b) 半加器電路圖 (c) NAND取代的半加器電路 ▲ 圖 6-7 半加器的符號與電路 全加器 全加器可執行3個位元的相加。 ▼ 表6-5 全加器的真值表 全加器的電路 ▲ 圖 6-9 全加器的電路圖 由半加器組成全加器 一個全加器相當於2個半加器與1個OR閘組合而成。 ▲ 圖 6-10 以二個半加器及一個OR gate組成的全加器電路 4位元並加器 ▲ 圖 6-12 4位元並加器 (a) 4位元加法原理 (b) 方塊圖 BCD加法器電路 ▲ 圖 6-15 BCD加法器電路 半減器 半減器可執行2