EDA实习报告数字频率计的设计与制作6位.doc

EDA实习报告 设计课题： 基于FPGA的数字频率计的 设计与制作 专业班级： 信息73/74 学生姓名：3237405王星星3237410刘乐 3237329戴光明 指导教师： 黄桂林 李林 设计时间： 2009.12.7-2009.12.11 一、设计要求： 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。 通过运用VHDL语言，实现6位数字频率计，并利用Quartus II集成开发环境进行编辑、综合、波形仿真，并下载到FPGA器件中，并经实际电路测试证明系统性能可靠。 要求： 设计一个能测量方波信号的频率的频率计。 测量的频率范围是0?999999Hz。 结果用十进制数显示。 二、系统方案论证与模块划分： 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。 数字式频率计的测量原理有两类：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即测周期法，如周期测频法。直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数器阀门的时间长短在达到不同的测量精度；间接测频法适用于低频信号的频率测量，本设计中使用的就是直接测频法，即用计数器在计算1S内输入信号周期的个数。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。 具体设计方法： 本实验通过频率控制模块，将时钟信号clk 两分频后分别取反赋给锁存使能和计数使能端，这样计数完成后就能实现数据的锁存。当计数使能和时钟信号同时出现低电平的时候，计数复位信号有效，将计数器清零，从新开始计数。 通过十进制计数器模块实现对输入信号周期的计数。 通过锁存模块实现对计数器结果的锁存，并将其送入译码模块。 通过译码模块实现对计数结果的译码，让其直观地显示于数码管上。 通过系统模块实现对各模块功能的整合，实现整个系统的功能。 三、系统单元电路设计及工作原理 1.频率控制模块 频率控制信号的输入信号是1HZ，将时钟信号clk 两分频后分别取反赋给锁存使能lock和计数使能端ena，这样计数完成后就能实现数据的锁存。当计数使能和时钟信号同时出现低电平的时候，计数复位信号clr有效，将计数器清零，从新开始计数。 2.十进制计数器模块 十进制计数器模块实现对输入信号周期的计数，clk是被测信号输入端，ena是计数允许信号端，clr是清零信号端。Cq 是计数结果输出端，cout是进位输出端。当ena信号有效，清零clr信号无效时，计数器进行对clk输入信号周期的计数。 3.锁存模块 锁存模块实现对计数器结果的锁存，并将其送入译码模块。 clk是锁存允许信号，当clk有效时，锁存模块便将输入信号cq的值送给输出信号led。 4.译码模块 译码模块实现对计数结果的译码，让其直观地显示于数码管上。这便是典型的8段译码器。qin是输入信号，qout是输出信号，连接于数码管。 5.系统模块 系统模块实现对各模块功能的整合，实现整个系统的功能。f_in为测试信号，mclk为输入时钟，carry_out为溢出信号，test_clk_out为内部分频输出的10000HZ信号，方便自测该程序，wei为六个数码管的位选，dula为数码管的段选。在这个模块的设计中，用到了以上介绍的各个模块，它实现的对是整个系统的控制。 四、设计电路的仿真波形图 1.频率控制模块仿真波形图 2.十进制计数器模块仿真波形图 3.锁存模块仿真波形图 4.译码模块波形仿真图 五、对自行设计的产品总结与评价 采用常规电路设计数字频率计，所用的器件较多、连线比较复杂，而且存在延时较大、测量误差较大、可靠性低的缺点。采用复杂可编程逻辑器件，以EDA工具为开发手段、运用VHDL语言编程进行数字频率计的设计，将在使系统大大简化的同时，提高仪器整体的性能和可靠性。我们设计的用FPGA实现的6位数字频率计测频系统，能够用数码显示被测信号的频率。我们采用VHDL语言编程，用Qu