第1章 Cadence系统简介.doc

第1章 Cadence系统简介 1.1 Cadence系统概述 博大精深的Cadence系统 Cadence系统是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPGA设计和PCB板设计。与另一EDA软件Synopsys相比，Cadence的综合工具略为逊色。然而，Cadence在仿真、电路图设计、自动布局布线、版图设计及验证等方面却有着绝对的优势。Cadence与Synopsys的结合可以说是EDA设计领域的黄金搭档。此外，Cadence公司还开发了自己的编程语言skill，并为其编写了编译器。由于skill语言提供编程接口甚至与C语言的接口，故而可以Cadence为平台进行扩展，用户还可以开发自己的基于Cadence的工具。实际上，整个Cadence软件可以理解为一个搭建在skill语言平台上的可执行文件集。所有的Cadence工具都是用Skill语言编写的，但同时由于Cadence的工具太多而显得有点凌乱。这给初学者带来了更多的麻烦。 Cadence包含的工具较多，包括了EDA设计的各个方面。本讲义旨在介绍Cadence的入门知识，所以不可能面面具到，只能根据ASIC设计流程，介绍ASIC设计者常用的一些工具，例如仿真工具Verilog-XL，布局布线工具Preview和Silicon Ensemble，电路图设计工具Composer，电路模拟工具Analog Artist，版图设计工具Virtuoso Layout Editor，版图验证工具Diva与Dracula，最后简单介绍一下Skill语言的编程。 Cadence特点： 全球最大的EDA公司 提供系统级至版图级的全线解决方案 系统庞杂，工具众多，不易入手 除综合外，在系统设计，在前端设计输入和仿真，自动布局布线，版图设计和验证等领域居行业领先地位 具有广泛的应用支持 电子设计工程师必须掌握的工具之一 Cadence功能： 系统级设计：System-Level Design 功能验证：Function Verification 仿真：Simulation 综合：Synthesis 布局布线：Place-and-Route 模拟、射频、混合信号设计：Analog，RF，and Mixed-Signal Design 物理验证与分析：Physical Verification and Analysis 打包：IC Packaging PCB设计：PCB Design IC设计工具排行榜： VHDL仿真：Cadence→IKOS→Vantage→Synopsys 行为综合：Synopsys→Alta 逻辑综合：Synopsys→Compass→Mentor Graphics 可测性设计：Synopsys→Sunrise→Compass 低功耗设计：Synopsys→Epic 布局布线：Cadence→Avant!→Mentor Graphics 后仿真：Synopsys→Cadence→Compass→IKOS→Vantage ASIC设计流程 混合仿真 Verilog-XL 混合仿真 Verilog-XL 测试生成 Test Compiler 故障模拟 IKOS，Verifault 逻辑综合 Design Compiler 优化 Design Compiler 混合仿真 Verilog-XL 网表输出 Design Compiler 自动布局布线 Preview 版图验证 Dracula，Diva 后模拟 Verilog-XL 门阵列 标准单元库 掩模 制造 芯片测试 测试向量 版图生成 功能定义 设计输入 Verilog，Composer， Design Compiler 划分与布局规划 Synopsys/Avant! 行为级仿真 Verilog-XL 修改源代码 图1.1 ASIC典型设计流程 设计流程是规范设计活动的准则，好的设计流程对于产品的成功至关重要。本节将通过与具体的EDA工具（Synopsys和Cadence）相结合，概括出一个实际可行的ASIC设计的设计流程。 图1.1是深亚微米实际设计过程中较常用的设计流程。在该设计流程中，高层次综合和底层的布局布线之间没有明显的界线，高层设计时必须考虑底层的物理实现（高层的划分与布局规划）。同时，由于内核（Core）的行为级模型有其物理实现的精确的延时信息，使得设计者可在设计的早期兼顾芯片的物理实现，从而可以较精确的估计互连的延时，以达到关键路径的延时要求。同时，布局布线后提取的SDF文件将被反标到综合后的门级网表中以验证其功能和时序是否正确。 从该流程中可看出，在实际设计中较常用到的Cadence的工具有Verilog HDL仿真工具Verilog-XL，电路设计工具Compo