电子技术基础 数字部分(第六版) 康华光第5章锁存器和触发器共6节.ppt

过程赋值语句有阻塞型和非阻塞型: 非阻塞型用“=”表示，语句块内部的语句并行执行。 begin B=A; C=B+1; end 阻塞型用“＝”表示，多条语句顺序执行。 begin B=A; C=B+1; end 5.6.2 锁存器和触发器的Verilog建模实例 module D_latch (Q, D, E); //D锁存器的描述 output Q; input D, E; reg Q; always @(E or D) if (E) Q = D; //Same as: if (E== 1) endmodule module DFF (Q, D, CP); //D触发器的描述 output Q; input D, CP; reg Q; always @(posedge CP) Q = D; endmodule * * * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 2. 逻辑门控D锁存器 逻辑电路图 S =0 R=1 D=0 Q = 0 D=1 Q = 1 E=0 Q不变 E=1 S =1 R=0 D锁存器的功能表 置1 0 1 1 1 置0 1 0 0 1 保持 不变 不变 × 0 功能 Q D E Q 74HC/HCT373 八D锁存器 5.3.2 典型的D锁存器集成电路 74HC/HCT373的功能表 工作模式 输 入 内部锁存器 状 态 输 出 LE Dn Qn 使能和读锁存器（传送模式） L H L L L L H H H H 锁存和读锁存器 L L L* L L L L H* H H 锁存和禁止输出 H × × × 高阻 H × × × 高阻 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 5.3.3 D锁存器的动态特性 定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。 有建立时间tSU、保持时间tU 、脉冲宽度tW等。 5.4 触发器的电路结构和工作原理 5.4.1 主从D触发器的电路结构和工作原理 5.4.2 典型主从D触发器集成电路 5.4.4 其他电路结构的触发器 5.4.3 主从D触发器的动态特性 5.4 触发器的电路结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的 5.4 触发器的电路结构和工作原理 主锁存器与从锁存器结构相同 1. 电路结构 5.4.1 主从D触发器的电路结构和工作原理 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 2. 工作原理 TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 2. 工作原理 (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 5.4.2 典型主从D触发器集成电路 74HC/HCT74 中D触发器的逻辑图 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 具有直接置1、直接置0，正边沿触发的D功能触发器 5.4.3 主从D触发器的动态特性 动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。 建立时间 保持时间 脉冲宽度 传输延时时间 传输延时时间 保持时间tH ：保证D状态可靠地传送到Q 建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间 5.4.4 其他电路结构的触发器 1. 维持阻塞触发器 置0维持线 响