数字电路第6章(2常见时序逻辑电路—寄存器)_1.pptVIP

第六章 时序逻辑电路 本章主要内容 6.1 概述 6.2 时序逻辑电路的分析方法 6.3 若干常用的时序逻辑电路 6.4 时序逻辑电路的设计方法 6.5 时序逻辑电路中的竞争-冒险现象 一. 寄存器 二. 计数器 同步计数器 异步计数器 任意进制计数器的构成方法 移位寄存器型计数器 §6.3 若干常用的时序逻辑电路 数字系统中，常需要将一些数码暂时存放起来，这种暂时存放数码的逻辑部件称为寄存器。 寄存器的电路结构包括两部分： ①触发器:具有0，1两个稳定状态，所以1个触发器可以寄存1位二进制数码，N位寄存器由N个触发器组成，可存放一组N位二值代码。 ②寄存器还应具有由门电路构成的控制电路，以保证信号的接受和清除。 一、寄存器 1、概述 只要求触发器可置1，置0，对触发器 触发方式没有要求 按照是否具有移位功能，分为： 普通寄存器（只具有存储功能） 移位寄存器（具有存储与移位功能） ①按照数码移动的方向不同，分为单向（向左、向右）及双向寄存器； ②按照数码输入输出方式不同，可有四种工作方式：串行输入-串行输出、串行输入-并行输出、并行输入-串行输出、并行输入-并行输出。 一、寄存器 2、寄存器的分类 3、介绍三种寄存器 普通寄存器74HC175 单向移位寄存器 双向移位寄存器74LS194A 一、寄存器 3.1 普通寄存器74HC175 电路结构 四个边沿触发的D 触发器 D0 ~ D3 数据输入端； Q0 ~ Q3 数据输出端； CLK时钟端； RD 是异步置0端； 3.1 普通寄存器74HC175 功能描述 ①异步清零： 无论触发器处于何种状态，只要RD= 0,输出Qi = 0; 不需要异步清零时，应使RD=1; ②送数： 当RD=1，且CLK上升沿时并行送数，使得 Q0n+1=D0 , Q1n+1=D1 , Q2n+1=D2 , Q3n+1=D3。 ③保持： 当R‘D=1，且CLK=0时，各触发器保持原状态不变； 功能表 输 入 输 出 RD CLK D0 ~ D3 Q0n+1 ~ Q3n+1 0 × ×××× 0 0 0 0 1 ? d0 ~ d3 d0 ~ d3 1 0 ×××× Q0n ~ Q3n 3.1 普通寄存器74HC175 74HC175：带异步清零端的4位寄存器 ； 并行输入—并行输出方式； 3.2 单向移位寄存器 电路结构 DI 串行数据输入端； DO串行数据输出端； Q0 ~ Q3并行数据输出端； CLK时钟端； 异步清零 RD R R R R 3.2 单向移位寄存器 （1）由给定电路，写出各触发器驱动方程 异步清零 RD R R R R D0=DI , D1=Q0n , D2=Q1n , D3=Q2n . 电路分析： 3.2 单向移位寄存器 （2）将驱动方程带入D触发器特性方程(Qn+1=D),得到状态方程;输出方程与状态方程相同。 异步清零 RD R R R R Q0n+1=DI , Q1n+1=Q0n , Q2n+1=Q1n , Q3n+1=Q2n 电路分析： D0=DI , D1=Q0n , D2=Q1n , D3=Q2n 注：对于同步时序电路，时钟来自同一脉冲源，可以省略. 3.2 单向移位寄存器 （3）写出状态转换表/时序图 电路分析： 设初态Q3Q2Q1Q0= 0000，且在第1个时钟作用前输入端口DI = 0, 连续四个时钟周期内输入数据为“1011”，带入状态方程: Q0n+1=DI , Q1n+1=Q0n , Q2n+1=Q1n , Q3n+1=Q2n CLK顺序 输入数据DI Q0n+1 Q1n+1 Q2n+1 Q3n+1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 1 0 1 0 1 0 1 1 1 2 0 3 1 4 1 3.2 单向移位寄存器 异步清零 RD R R R R Q0=1 Q1=1 Q0=0 Q2=1 Q1=0 Q0=1 Q3=1 Q2=0 Q1=1 Q0=1 经过4个时钟周期后，串行输入 的4位二进制码全部移入了移位 寄存器中，同时在4个触发器的 输出端得到并行输出代码。因 此，利用移位寄存器可实现代 码的“串行-并行”转换。 3.2 单向移位寄存器 （3）写出状态转换表/时序图 电路分析： （4）功能描述 ①异步清零： 无论触发器处于何种状态，只要RD= 0,输出Qi = 0; ②寄存器处于“右移”工作状态：当R‘D=1，CLK ?到达时，各触发器按前一级触