6集成触发器及其应用电路设计与计数译码显示电路.ppt

集成触发器及其应用电路设计 和计数、译码、显示电路 一、实验目的 1、了解各类型触发器的基本工作原理和逻辑功能。 2、掌握JK触发器、D触发器之间相互转换的方法，以及JK触发器构成简单时序逻辑电路的方法。 3、理解二分频、四分频等概念，掌握用双踪示波器测量多个波形的方法。 4、掌握中规模集成计数器CC40161（或74LS161）的逻辑功能。 5、掌握几种译码器和共阴极七段数码管的逻辑功能和使用方法。 6、学习利用几种集成电路设计某进制显示电路的方法。 二、集成触发器实验原理 触发器是一种具有记忆功能、能够存放数字信息的电，是构成时序逻辑电路的基本部件 触发器具有二个稳定的状态：0 状态和 1状态 在外加信号作用下，触发器的状态可以转换， 信号作用前的状态称为现态（或者初态），用Qn表示。信号作用后的状态称为次态，用Qn+1表示 触发器按其功能分可分为：R-S 触发器、J-K 触发器、D 触发器、T 触发器和 T’ 触发器等 几个基本概念： ①触发形式分为电平触发和边沿触发，所谓电平触发，即电平变为某一要求的状态时，输出状态发生变化；所谓边沿触发，即电平由一种状态向另一种状态发生变化的瞬间，输出状态发生变化。 ②初态与次态，这都是以器件的输出情况来说的，在输入信号发生变化前，其输出状态定义为初始态，简称初态；输入信号发生变化后，其输出状态定义为次生态，简称次态。初态与次态是一个相对的概念。 ③分频，将器件输出信号的频率f，与时钟信号的频率fcp进行比较，当时，就说该器件或电路实现了对时钟信号的N分频，常见的分频有二分频、三分频、四分频等。各分频电路可以进行一定的串联，这样就可以实现需要的多分频电路。 触发器的逻辑功能 对于JK触发器，状态方程为 。 J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。与为两个互补输出端。通常把＝0、＝1的状态定为触发器“0”状态；而把＝1、＝0定为“1”状态。JK触发器常被用作缓冲存储器，移位寄存器和计数器。 对于D触发器，其状态方程为Qn+1＝Dn， 其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。 CC4027简介 CC4027是由CMOS传输门构成的边沿型JK触发器，它是上升沿触发的双JK触发器。 CMOS触发器的直接置位S和复位输入端R是高电平有效，当S＝1（或R＝1）时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1（或置0）。但直接置位、复位输入端S和R必须遵守RS＝0的约束条件。CMOS触发器在按逻辑功能工作时，S和R必须均置0。 2、JK —— D 用JK触发器设计简单时序逻辑电路的一般步骤 根据实际的逻辑问题进行逻辑抽象，建立原始状态图和原始状态表。 进行化简，消除等价状态，确定最简的状态个数。 进行状态分配，就是对每个状态指定一个特定的二进制代码。 选择触发器的类型。 化简列出方程。 画出逻辑图，并检查自启能力。 流程图 三、计数、译码、显示电路实验原理 计数、译码、显示电路是数字电路中应用很广泛的一种电路。通常，这种电路是由中规模标准模块功能电路计数器、译码器和显示电路组成。 1、计数器：计数器是用来累计和记忆输入脉冲的个数．按数制的模数分为二进制、 十进制和N进制计数器。按计数脉冲输入方式的不同又分为同步计数器和异步计数器两类。按计数数字的增减可分为加法、减法和可逆计数器三种。 所谓同步计数，就是所有输出端的都以输入计数脉冲作为时钟脉冲，应发生状态翻转时，应变化的输出端同时发生变化。 异步计数，就是有的输出端的以输入计数脉冲作为时钟脉冲，而有的则以其它输出端的状态来作为时钟脉冲，这样就可实现不同时发生状态的变化。 四位二进制同步计数器74LS161 其功能： （1）异步清零：当CR=0时，无论有无CP，计数器的输出Q0~Q3立即为0。 （2）同步预置:当LD=0时，在时钟脉冲上升沿的作用下，Q3=D3，Q2=D2，Q1=D1，Q0=D0。 （3）计数：当使能端CTP=CTT=1且CR=LD=1时，在CP上升沿到来的时，计数器计数。 （4）锁存：当使能端CTP=0或CTT=0时，计数器暂停计数。 74LS161的逻辑功能 74lLS161的时序波形图 构成N进制计数器 用现有的M进制集成计数器构成N进制计数器时，如果