Verilog实现奇偶分频代码.doc

Verilog实现 奇偶分频 我把其中的实现奇数分频 50 % 做成了IP（具体 原理可以参见），调用时只需将参数传递过去就行了。 建议大家在写这种基本模块时，写成parameter 定义参数的形式家锐的Blog，方便日后的调用。 Source Code ------------------------------------------------------------------------------------------------------- module div(???????? input clk,???????? output clk_div???????? );??????????? parameter N=2;??? integer counter_pos=0;??? integer counter_neg=0;??? reg clk_pos=0;??? reg clk_neg=0;?????? or o1(clk_div,clk_pos,clk_neg);?????? always@(posedge clk)?????? begin?????????? if(counter_pos!=N)????????????? counter_pos=counter_pos+1;??????????? else?????????????? counter_pos=0;???????????????????? end??? always@(negedge clk)?????? begin?????????? if(counter_neg!=N)????????????? counter_neg=counter_neg+1;??????????? else?????????????? counter_neg=0;???????????????????? end????????? always@(counter_pos)?????? begin?????????? if(counter_pos==0 || counter_pos==N1)?????????? clk_pos=~clk_pos;?????? end????????? always@(counter_neg)?????? begin?????????? if(counter_neg==0 || counter_neg==N1)?????????? clk_neg=~clk_neg;?????? end???????? endmodule ------------------------------------------------------------------------ 使用说明： 在调用时只需要将参数传递就行了 如：我们实现（M+1）分频，其中M是偶数，实例化时 div? #(.N(M)) d(.clk(),.clk_div()); ps: 今天突然想到了一种可以实现任意整数 50%占空比的分频方法。 大体思路是根据时钟每个周期都有两次电平变化，实现N分频的时，总共有2xN次电平变化，分频时将时钟分成前N个 时间，和后N个时间，就可以实现50%站空比了。 Source Code ------------------------------------------------------------------------------------------------------------ module div_half(??????????? input clk,??????????? output reg clk_out=0??????????? ); parameter N=3; integer counter=0; always@(clk)?? begin?????? if(counter != ((N1) -1))????????? counter=counter+1;??????? else?????????? counter=0;?? end??always@(counter)?? begin?????? if(counter == N || counter ==0)?????? clk_out=~clk_out;?? end? endmodule ------------------------------------------------------------ ? testbench ———————————————————————— module div_half_test;???