用Verilog语言写的CPLD和MCU通讯的SPI接口程序.doc

用Verilog语言写的CPLD和MCU通讯的SPI接口程序 2010-04-12 21:32 近日,在调试Altera的MAXII系列的一款CPLD,做了一个SPI接口同MCU通讯,MCU做主机通过SPI对CPLD做读写操作,经过测试验证,效果不错。程序代码如下，独立模块，可以根据实际应用直接实例化使用。 说明: 代码中的\* ... *\注释不能在网页上显示出来,源文件可在链接博客中直接下载. *************************************************************************** spi** Filename : spi.v* Programmer: jose.huang* Project :* Version : V1.0* TOP MODULE: SpiModule.v* Describel : spi总线,数据移位处理模块;* 发送,接收均为8位数据;* 接收时,上升沿移入数据;* 发送时,上升沿来之前放上数据* 用于SPI从动模式* ************************************************************************* Date Comment Author Email TEL* 08-31 original jose.huang work_email@ * ------- ---- *************************************************************************** module spi (rst,clk,sdi,sdo,sck,cs,OData,IData,ReceiveFlag,TransFlag,TransEndFlag); input rst; // 异步清零input sdi; // spi data inputinput sck; // spi clk, MAX 25MHzinput cs; // spi enableinput clk; // cpld main clk,MIN 50MHzinput[7:0] IData; // Input 8bit Data want to transmit to mcuinput TransFlag; // 发送标志output reg sdo; // spi data outputoutput reg[7:0] OData; // Receive 8bit Data 命令字或数据output reg ReceiveFlag; // 收到8bit Data 标志output reg TransEndFlag; // 发送结束标志 reg[2:0] CPLDPort;reg[2:0] TempPort;reg[2:0] BufferPort; // sampling CPLD IO Data to BufferPortreg[7:0] samplnum; always@(posedge clk)beginCPLDPort[0] = sdi;CPLDPort[1] = sck;CPLDPort[2] = cs;endalways@(posedge clk or negedge rst)beginif(!rst) // 异步清零beginsamplnum = 8b0;endelse if(TempPort == CPLDPort)beginsamplnum = samplnum + 1b1;endelsebeginsamplnum = 8b0;TempPort = CPLDPort;endend always@(posedge clk or negedge rst)beginif(!rst) // 异步清零begin BufferPort[0] = 1b0; //CPLDPort[0] = sdi;BufferPort[1] = 1b0; //CPLDPort[1] = sck;BufferPort[2] = 1b1; //CPLDPort[2] = cs;end else begin if(samplnum 10) // set by cpld main clk and spi clkbeginBufferPort = TempPort;endelse BufferPort = BufferPort;endend wire wsdi;wire wsck;wire wcs;assign wsdi = BufferPort[0];