第3节FPGA的常用配置电路.doc

第3节 FPGA的常用配置电路 FPGA 配置电路 5.3.1 主串模式——最常用的FPGA配置模式 1．配置单片FPGA 在主串模式下，由FPGA的CCLK管脚给PROM提供工作时钟，相应地PROM在CCLK的上升沿提供将数据从D0管脚送到FPGA的DIN管脚。无论PROM芯片类型（即使其支持并行配置），都只利用其串行配置功能。例如Spartan3E单片FPGA的主串配置电路如图5-12所示。 图5-12 Soartan-3E主从模式配置电路 ? 1）信号管脚说明 其中要注意3类管脚的连接方式：首先，模式选择管脚M[2:0]在配置过程中或者INIT_B变高时，必须设置为全0，当FPGA的输出管脚DONE变高后，模式配置管脚可以作为普通I/O管脚使用；其次，HSWAP管脚的输入电平在器件配置阶段必须保持不变，可以拉低使能FPGA所有I/O管脚的上拉电阻，也可以拉高去掉FPGA所有I/O管脚的上拉电阻，当FPGA配置完毕，输出信号DONE变高后，可以作为普通I/O管脚使用；最后，FPGA的DOUT管脚仅在多芯片配置时有效，在单芯片配置中悬空。 （1）对图5-12中FPGA芯片各个管脚的功能和配置进行简单介绍，如表5-5所示。 表5-5 主串模式下FPGA配置管脚说明  （2）必须要掌握从设备PROM的管脚信号。下面对图5-12中PROM芯片各个管脚的功能和配置进行简单介绍，如表5-6所列。 表5-6 主串模式下PROM配置管脚说明?? 2）配置电路的关键点 主串配置电路最关键的3点就是JTAG链的完整性、电源电压的设置以及CCLK信号的考虑。只要这3步任何一个环节出现问题，都不能正确配置PROM芯片。 （1）JTAG链的完整性 FPGA和PROM芯片都有自身的JTAG接口电路，所谓的JTAG链完整性指的是将JTAG连接器、FPGA、PROM的TMS、TCK连在一起，保证从JTAG连接器TDI到其TDO之间，形成JTAG连接器的“TDI （TDI~TDO） （TDI~TDO） JTAG连接器TDO”的闭合回路，其中（TDI~TDO）为FPGA或者PROM芯片自身的一对输入、输出管脚。图5-12中配置电路的JTAG链从连接器的TDI到FPGA的TDI，再从FPGA的TDO到PROM的TDI，最后从PROM的TDO到连接器的TDO，形成了完整的JTAG链，FPGA芯片被称为链首芯片。也可以根据需要调换FPGA和PROM的位置，使PROM成为链首芯片。 （2）电源适配性 如图5-13所示，由于FPGA和PROM要完成数据通信，二者的接口电平必须一致，即FPGA相应分组的管脚电压Vcco_2必须和PROM Vcco的输入电压大小一致，且理想值为2.5V，这是由于FPGA的PROG_B和DONE管脚由2.5V的Vccaux供电。此外，由于JTAG连接器的电压也由2.5V的Vccaux提供，因此PROM的VCCJ也必须为2.5V。因此，如果接口电压和参考电压不同，在配置阶段需要将相应分组的管脚电压和参考电压设置为一致；在配置完成后，再将其切换到用户所需的工作电压。当然，FPGA和PROM也可以自适应3.3V的I/O电平以及JTAG电平，但需要进行一定的改动，即添加几个外部限流电阻，如图5-13所示。在主串模式下，XCFxxS系列PROM的核电压必须为3.3V，XCFxxP系列PROM的核电压必须为1.8V。 图5-13 3.3V的JTAG配置电路示意图 图5-13中的RSER、RPAR这两个电阻要特别注意。首先，RSER= 68Ω将流入每个输入的电流限制到 9.5 mA；其次，N = 3三个输入的二极管导通， RPAR = VCCAUX min/ NIIN = 2.375V/（3*9.5mA） =83 Ω 或 82 Ω （与标准值误差小于 5% 的电阻 ） （3）CCLK的信号完整性 CCLK信号是JTAG配置数据传输的时钟信号，其信号完整性非常关键。FPGA配置电路刚开始以最低时钟工作，如果没有特别指定，将逐渐提高频率。CCLK信号是由FPGA内部产生的，对于不同的芯片和电平，其最大值如表5-7所示。 表5-7 不同PROM芯片的最大配置时钟频率 3）主串配置电路工作流程 一般FPGA芯片都有两个配置触发事件：上电复位以及软件复位。不同配置模式的工作流程基本是一致的，下面对整个过程进行详细说明。（1）普通配置