第四章同步时序电路的分析.ppt

(b) 一个完整的数据帧 每帧 125 μs ，256 个时钟 CLK 488 ns ??? SDATA 时隙 0 时隙 1 每帧 32 个时隙 ??? /SYNC 时隙 0 时隙 31 用74LS163(计数器)和74LS166(8位并入-串出移位寄存器)构成数据源的电路，完成数据的并行读入，串行输出的功能 。电路参见数书P219图4.49。 用74LS163(计数器)、74LS164(8位串入-并出移位寄存器)和74LS377(8位数据缓冲器)构成数据目的的电路，完成数据的串行读入，并行输出的功能 。电路参见数书P220图4.50。 串并转换信号时序图 7 0 1 2 3 4 5 6 7 0 1 2 /BIT0 bit /SYNC CLK 7 0 1 2 3 4 5 6 7 0 1 2 SDATA byte 31 byte 0 byte 1 字节 31 partial 字节0 字节0 partial 字节1 RD0~RD7 partial PD0~PD7 byte 31 byte 0 byte 30 4.6 节拍分配器 Digital fractional rate Multipliers 节拍分配器：在控制器中产生节拍脉冲的部件，这些脉冲用来控制各功能部件协调有序地完成一些操作。 节拍发生器：输出信号为电位信号； 脉冲分配器：输出信号为脉冲信号。 节拍分配器 CLK Y0 Ym-1 Y1 CLK Y0 Y1 Y2 Y3 4.6 节拍分配器  Digital fractional rate Multipliers 按分配器的结构分为：计数型和移位型两类。 CLK Y0 Ym-1 Y1 译码逻辑 计数器 Q0 Q1 Qn-1 CLK Y0 Ym-1 Y1 译码逻辑 移位器 Q0 Q1 Qn-1 由二进制计数器和译码器组成 在时钟脉冲序列作用下，从译码器的各输出端上轮流 输出高电位信号或脉冲信号。 4.6.1 计数型(Binary)节拍分配器 Y3 Y0 Y1 Y2 /CLK 1 /CLR Q1 Q0 四输出节拍分配器逻辑图 K CLR J Q Q K CLR J Q Q 四输出节拍分配器波形图 /CLK /CLR Q0 Q1 Y1 Y0 Y2 Y3 四输出脉冲分配器逻辑图 CLK Y3 Y0 Y1 Y2 /CLR Q0 D Q CLK Q CLR ＝1 D Q CLK Q CLR Q1 1 四输出脉冲分配器波形图 /CLK /CLR Y1 Y0 Y3 Y2 Q0 Q1 4.6.2 移位型(Ring/Twisted)节拍分配器 由移位寄存器和逻辑门组成。 1. 四输出移位型节拍分配器逻辑图 D Q CLK Q CLR D Q CLK Q CLR D Q CLK Q CLR D Q CLK Q CLR Q3 ≥1 Q2 Q1 Q0 /CLR CLK 四输出移位型节拍分配器的波形图 /CLK /CLR Q2 Q1 Q3 Q0 2. 三输出扭环移位型节拍分配器逻辑图 Q D Q Q D CLK Q D Q Q D CLK Q1 D3 D2 D1 D02 D01 Q3 Q2 Y3 Y2 Y1 Q0 CLK CLK CLK Q Q 三输出移位型节拍分配器波形图 /CLK Y2 Y1 Y3 Q0 Q1 Q3 Q2 步进码节拍分配器的输出逻辑: Y1 = Q1 Q0 Y2 = Q2 Q1 Y3 = Q3 Q2 Y4 = Q3 Q0 Y5 = Q1 Q0 Y6 = Q2 Q1 Y7 = Q3 Q2 Y0 = Q3 Q0 上述式中，没有用最小项，如 Y1 = Q3 Q2 Q1 Q0 ，而是用简化表达式，它们可从波形图直接获得，当然也可利用卡诺图化简得到。 4.6.3 MSI节拍分配器举例 通常节拍分配器是由两片或多片 MSI计数器、寄存器、及译码器所构成。 CLK CLK CLR LD ENP ENT A B C D QA QB QC QD RCO 74LS163 5V Q1 Q2 Q3 CLK OE 1D 2D 4D 3D 1Q 3Q 5Q 7Q 2Q 4Q 6Q 8Q 5D 6D 7D 8D 74LS374 /RS0 /RS1 /RS2 /RS3 /RS4 /RS6 /RS5 /RS7 74LS138 /S0 /S1 /S2 /S3 /S4 /S6 /S5 /S7 G1 A Y2 Y0 Y1 Y3 Y4 Y5 Y6 Y7 B C G2A G2B 3-8译码器74LS138的输出节拍信号时序图 /CLK /S5 /S4 /S6 /S0 /S1 /S3 /S2 /S7 4.4.5 预置位计数器 (Presettin