可编程逻辑器件fpga应用—任意进制计数器和彩灯循环电路的设计.pdfVIP

可编程逻辑器件 FPGA应用—任意进制计数器和彩灯循环电路的设计 一、 实验目的 1、 掌握中规模集成计数器的功能及任意进制计数器的设计方法； 2 、 熟悉显示译码器和七段数码管的原理及设计应用； 3 、 了解用数字可编程逻辑器件实现集成计数译码显示电路的方法； 4 、 学会分频器的使用； 5 、 熟悉 QUARTUS软件的基本使用方法。 二、 实验原理 1、 计数器 74161 和 74193 的功能原理； 1) 计数器 74ls161 时钟 CP和四个数据输入端 P0~P3 清零 /MR 使能 CEP，CET 置数 PE 数据输出端 Q0~Q3 以及进位输出 TC. （TC=Q0 ·Q1 ·Q2 ·Q3 ·CET） 从 74LS161 功能表功能表中可以知道，当清零端 CR= “0”，计数器输出 Q3、 Q2、Q1 、 Q0 立即为全“ 0”，这个时候为异步复位功能。当 CR= “1”且 LD= “0 ”时，在 CP信号上升 沿作用后， 74LS161 输出端 Q3、Q2、Q1、 Q0 的状态分别与并行数据输入端 D3 ，D2，D1 ， D0 的状态一样，为同步置数功能。而只有当 CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计 数器加 1。74LS161还有一个进位输出端 CO，其逻辑关系是 CO=Q0 ·Q1 ·Q2 ·Q3 ·CET。合 理应用计数器的清零功能和置数功能，一片 74LS161 可以组成 16 进制以下的任意进制分频 器。 2) 计数器 74ls193 74LS193是双时钟 4 位二进制同步可逆计数器。 74LS193 的特点是有两个时钟脉冲（计数脉冲）输入端 CPU 和 CPD。在 RD=0、LD＝1 的条件下，作加计数时 ,令 CPD＝ 1,计数脉冲从 CPU 输入；作减计数时，令 CPU＝ 1，计数脉 冲从 CPD 输入。此外， 74LS193 还具有异步清零和异步预置数的功能。当清零信号 RD＝1 时，不管时钟脉冲的状态如何 ,计数器的输出将被直接置零；当 RD＝0,LD＝0 时，不管时钟 脉冲的状态如何，将立即把预置数数据输入端 A、B、C、D 的状态置入计数器的 QA、QB、 QC、QD 端，称为异步预置数。 74LS193 的功能表 2 、 显示译码器和七段数码管的分类； 七段数码管主要分为共阳极与共阴极 2 种。 显示译码器根据七段数码管的类型不同也可分为如共阳极七段 LED 显示器的驱动电路 有 74LS47、74LS247；共阴极七段 LED显示器的驱动电路有 74LS48、74LS248。 3 、 分频器的功能原理； 分频原理：分频器用于较高频率的时钟进行分频操作，得到较低频率的信号，工作原理 是计数。 至于分频频率是怎样的， 由选用的计数器所决定。 如果是十进制的计数器那就是十 分频，如果是二进制的计数器那就是二分频。 74LS292作分频器原理 根据 74LS292功能表可将接入 CLK的信号进行对应分频。 4 、 移位寄存器的功能原理。 移位寄存器不仅能寄存数据，而且能在时钟信号的作用下使其中的数据依次左移或右 移。 四位移位寄存器的原理图如图所示。 F0、F1、F2、F3 是四个边沿触发的 D 触发器，每个 触发器的输出端 Q 接到右边一个触发器的输入端 D。因为从时钟信号 CP 的上升沿加到触发 器上开始到输出端新状态稳定地建立起来有一段延迟时间，