基于VHDL语言的数字电子钟课程设计报告书.doc

. . . 基于VHDL语言的简易电子钟设计 [摘要] VHDL是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用VHDL对数字时钟的设计，达到对VHDL的理解，同时对CPLD器件加深了解。该系统在开发软件Quartus Ⅱ环境中设计完成，本文给出了设计该数字时钟系统的流程和方法，最后通过CPLD实现预定功能。 关键词：电子钟；硬件描述语言；VHDL；Quartus Ⅱ；CPLD 目录 TOC \o 1-3 \h \z \u 引言 1 第一章 设计任务及功能要求 1 1.1设计课题内容 1 1.2功能要求说明 1 第二章 系统设计方案 2 2.1电子钟工作原理 2 2.2总体方案设计 2 第三章 电子钟顶层设计 2 3.1顶层设计分析 2 3.2 顶层电路图 3 第四章 各功能模块的设计 4 4.1正常计时模块 4 4.1.1分频模块设计 4 4.1.2 60进制计数器设计 5 4.1.3 24进制计数器设计 5 4.2整点报时模块 6 4.2.1整点报时设计思路及原理图 6 4.2.2整点报时仿真波形 7 4.3分时校对模块 7 4.3.1分时校对设计思路及原理图 7 4.3.2分时校对仿真波形 7 4.4扫描输出模块 8 4.4.1扫描输出设计思路及原理图 8 4.4.2扫描输出仿真波形 8 4.5译码显示模块 9 4.5.1译码显示设计思路及原理图 9 4.5.2译码显示仿真波形 10 第五章 系统硬件实现分析 10 5.1 引脚分配 10 5.2 系统硬件测试及分析 11 第六章 结束语 11 参考文献 11 附录1顶层电路图 12 附录2程序代码 12 . . . 引言 数字时钟是一种用数字电路技术实现时、分、秒计时的装置，数字时钟走时精度高，稳定性好，使用方便，不需要经常调校，数字式时钟用秒脉冲发生器的精度稳定保证了数字钟的质量。 电子设计自动化（EDA）技术发展越来越迅速，利用计算机辅助设计已成为发展趋势。VHDL语言具有强大的电路描述和建模能力，用VHDL开发的数字电路与开发平台以及硬件实现芯片无关，可移植性、可重用性好。VHDL语言能够在系统级、行为级、寄存器传输级、门级等各个层次对数字电路进行描述，并可以在不同层次进行不同级别的仿真，能极大得保证设计的正确性和设计指标的实现。Quartus Ⅱ设计软件提供了一个完整的、多平台的设计环境，它可以轻易满足特定设计项目的要求。 第一章 设计任务及功能要求 1.1设计课题内容 1．学习ALTERA公司的FPGA/CPLD的结构、特点和性能。 2．学习集成开发软件MAX+plus II/Quartus II的使用及设计过程。 3．熟悉EDA工具设计数字电路设计方法，掌握VHDL硬件描述语言设计方法。 4．根据给定题目设计数字电路，来加深对可编程逻辑器件的理解和掌握。 1.2功能要求说明 1．在所选择器件内完成简易时钟的设计，要求设计完成后芯片具有时、分、秒的计时；译码；输出七段码；最大计时23时59分59秒；秒闪功能。 2．简易时钟要求具有对时功能，具体对时的实现方式自行决定，要求设计合理，以操作简单为原则（根具具体的工作进度，可以考虑增加整点报时等附加功能）。 3．在相应的器件平台上完成设计的输入、编译、综合或适配通过。 第二章 系统设计方案 2.1电子钟工作原理 系统主要由振荡器、分频器、计数器、译码显示电路和校时电路组成。振荡器产生稳定的分频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。秒计数器满60分向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照二十四进制计数。计数器的输出分别由译码器送显示器显示。计时出现误差时，可以用校时电路校时、校分。 2.2总体方案设计 数字电子钟由振荡器、分频器、计数器、译码显示电路和校时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。 1)时钟产生电路。将开发板上的时钟信号经过分频得到不同频率的时钟，分别作用于定时计数、LED扫描。 2)控制逻辑电路。完成电子钟的系统逻