《数字电子技术基础》第7章高密度可编程逻辑器件.pptVIP

;; 4.编程特性; 专用输出门阵列结构如图7.1.1 所示。这种结构有一个输入、一个输出和四个乘积项，输出部分采用或非门，称为低电平有效PAL器件。; 可编程I/O输出结构如图7.1.2所示。这种结构有两路输入，一路来自外部的输入信号I，另一路则是来自组合函数的输出反馈或者是来自I/O引脚。; 寄存器型输出结构如图7.1.3所示，也可以称作时序结构，适用于计数器和移位寄存器设计等。; 带异或门的寄存器型输出结构如图7.1.4所示，乘积项只有4个，输入信号和寄存器型输出结构一样，只不过在寄存器输出结构上增加了一个异或门，把乘积项分割成两个和项，这两个和项在触发器的输入端异或之后，在时钟上升沿到来时存入触发器的输出端，经使能信号是否有效送到输出引脚。;; 输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如图7.1.7所示。; 乘积项数据选择器PTMUX;;1)通用性和灵活性; 在系统编程芯片EPM7128S是一种高性能E2CMOS可编程逻辑器件,图7.2.1是其PLCC封装84端子的引脚图，各个引脚功能如下。; EPM7128S的每个逻辑阵列块LAB中有16个宏单元，EPM7064S和EPM7160S的宏单元较少或较多。宏单元在组态功能上与GAL器件的OLMC相似，能够单独地组态为时序逻辑或组合逻辑工作方式。;; EPM7128S的专用输入引脚、I/O引脚和宏单元输出均可送到PIA，PIA可将这些信号送到各个LAB。; I/O控制块如图7.2.5所示，每个I/O控制块可单独地配置为输入、输出和双向工作方式。因为每个I/O控制块具有三态缓冲器，控制三态缓冲器的使能端可接低电平，使输出为高阻状态，I/O引脚作为专用输入引脚使用。; 该区位于芯片的中心，可以提供和接收通用逻辑块的信号，即可以将不同的GLB连接在一起，可以预测信号之间的延迟时间。;; 图7.2.7是输入/输出单元(IOC）的结构简图，它主要由三态使能选择器、输出选择器、输入选择器、时钟选择器、触发器、三态输出缓冲器、输入缓冲器、上拉电阻构成。;;;; 图7.3.2给出了XC4000E系列的CLB示意图。;1）组合逻辑;;;;; CLB是完成用户指定组合逻辑或时序逻辑功能的基本逻辑单元，一个CLB由4个相同的Slice和附加逻辑组成,如图7.3.10所示。; 输入/输出模块I/OB提供FPGA内部资源与外部电路的接口。它不仅包含了输入缓冲、输出驱动、接口电平转换、阻抗匹配、延迟控制，还包含了6个可以配置边沿D触发器或锁存器的存储单元。Virtex II的I/OB也可以实现DDR（Double Date Rate）输入和输出。;;;; 数字阻抗匹配DCI为保证FPGA在较高速度时信号的完整性，在芯片内部实现了阻抗匹配，使外部匹配电阻数量减少，信号的反射和振荡减弱，提供了较高的板级系统的稳定性。;;