精梳版DRC-LVS-后仿真.ppt

通过DRC的版图还需要进行LVS也就是版图和线路图比较。 实际上就是从版图中提取出电路的网表来，再与线路图的网表比较。 ., */61 ., */61 版图电路图一致性检查LVS LVS 目的就是为了检查版图与电路图或者数字网表一致。 有三种LVS形式： 版图对模拟电路图 版图对数字网表 版图对混合网表（既有数字网表，又有模拟电路图） ., */61 版图对模拟电路图LVS 1.准备LVS文件 2.打开电路图及版图 3.启动Calibre 4.设置 5.核对 6.查看结果 7.如果有错，修改版图并保存，返回第5步，直到出现笑脸。 ., */61 LVS文件准备 去流片厂网站下载必威体育精装版版本LVS文件 SmicSP1R_cal40_LL_sali_p1mtxlvs 路径/home/smic/SMIC40nmPDK/Calibre/LVS/ ., */61 打开电路图及版图 启动Cadence软件 打开要做LVS的电路图和版图 ., */61 打开版图 ., */61 启动Calibre并设置1/2 ., */61 /home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/LVS ., */61 ., */61 第一次做选择从schematic导出模拟网表，下次再做不需要选中次选项，只用在上面Files中输出第一次导出的模拟网标， ., */61 ., */61 RUN LVS ., */61 结果查看 ., */61 结果查看 ., */61 演示 ., */61 后仿真 — Post Simulation ., */61 精选 课件 精选 课件 精选 课件 精选 课件 精选 课件 精选 课件 设计规则检查DRC及一致性检查LVS工具 2013年03月26日 ., */61 主要内容 设计规则检查DRC (Design Rule Check) 一致性检查LVS (Layout Versus schematic) 后仿真（Post-Simulation） 演示 ., */61 ., */61 版图绘制要根据一定的设计规则来进行，也就是说一定要通过DRC（Design Rule Check）检查。 编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。版图中少连了一根连线这样的小毛病对整个芯片来说都是致命的，所以编辑好的版图还要通过LVS（Layout Versus Schematic）验证。 编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后仿真。 ., */61 schematic Pre-sim DRC LVS Post-sim layout ., */61 DRC  — Design Rule Check ., */61 DRC基本概念  DRC 是为了保证版图满足流片厂的设计规则。 模拟版图和自动布局布线工具产生版图都需要进行DRC。 DRC流程 ., */61 Design Rule的简介 检查版图设计与工艺规则的一致性 基本设计规则包括各层的宽度、间距及不同层次之间的间距、包含关系等 Design Rule的规定是基于工艺的变化而变化的 在特殊的设计需求下，Design rule允许部分的弹性。但是设计人员需掌握违背了rule对电路的影响 ., * DRC中常见术语 ., * ., * ., * DRC工具简介 Mentor Calibre Cadence Dracula Synopsys Hercules ., */61 Calibre DRC流程 1.DRC文件准备 2.启动软件 3.打开版图 4.Calibre 设置 5.Check 6.查看结果 7.修改保存再进行第5步，直到没有错误（密度错误除外） ., */61 DRC文件准备 去流片厂网站下载必威体育精装版版本DRC文件 SmicDR2R_cal40_log_ll_sali_p1mx_1tm_121825.drc 路径/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC ., */61 软件启动 与启动Cadence软件一样 进入要启动软件的目录 cd