EDA与VHDL断改错题集.doc

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PAGE 1 一、 判断对错(并改正) 1、CONSTANT T2:std_logic = ’0’; 2、若某变量被定义为数值型变量,未赋初始值时默认值为‘0’ ( 错 ) 改正:把‘0’的单引号去掉。 3、在结构体中定义一个全局变量(VARIABLES),可以在所有进程中使用。 ( 错 ) 改正:“变量(VARIABLES)”改为“信号”。 4、语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 定义了一个状态机变量wr, 可以直接对wr赋值。 ( 错 ) 改正:语句 type wr is (wr0,wr1,wr2,w

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