FPGA四种路径添加时序约束方法.pdf

在给 FPGA做逻辑综合和布局布线时，需要在工具中设定时序的 约束。 通常，在 FPGA设计工具中都 FPGA中包含有 4种路径：从输入 端口到寄存器， 从寄存器到寄存器， 从寄存器到输出，从输入到输出 的纯组合逻辑。 通常，需要对这几种路径分别进行约束，以便使设 计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。 1、从输入端口到寄存器： 这种路径的约束是为了让 FPGA设计工具能够尽可能的优化从输入端口到第一级 寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到 FPGA 的信号。约束名称： input delay. 约束条件的影响主要有 4个因素：外部芯片 的 Tco，电路板上信号延迟 Tpd，FPGA的 Tsu, 时钟延迟 Tclk. Tco 的参数通常 需要查外部芯片的数据手册。计算公式： input delay = Tco+Tpd+Tsu-Tclk. FPGA的 Tsu 也需要查 FPGA芯片的手册。 FPGA速度等级不同， 这个参数也不同。 Tpd 和 Tclk 需要根据电路板实际的参数来计算。通常，每 10cm的线长可以按照 1ns 来计算 . 例如： 系统时钟 100MHz, 电路板上最大延迟 2ns, 时钟最大延迟 1.7ns, Tco 3ns, FPGA 的 Tsu 为0.2ns. 那么输入延迟的值： max Input delay = 2+3+0.2-1.7=3.5ns. 这个参数的含义是指 让 FPGA的设计工具把 FPGA的输 入 端 口 到 第 一 级 寄 存 器 之 间 的路 径 延 迟 （包 括 门延迟 和 线 延 迟 ）控 制 在 10ns-3.5ns=6.5ns 以内。 2、寄存器到寄存器： 这种路径的约束是为了让 FPGA设计工具能够优化 FPGA内寄存器到寄存器之间的 路径，使其延迟时间必须小于时钟周期，这样才能确保信号被可靠的传递。 由 于这种路径只存在于 FPGA内部，通常通过设定时钟频率的方式就可以对其进行 约束。对于更深入的优化方法， 还可以采用对寄存器的输入和寄存器的输出加入 适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。 还可 以通过设定最大扇出数来迫使工具对其进行逻辑复制， 减少扇出数量，提高性能。 3、寄存器到输出： 这种路径的约束是为了让 FPGA设计工具能够优化 FPGA内部从最后一级寄存器 到输出端口的路径，确保其输出的信号能够被下一级芯片正确的采到。 约束的 名称： output delay, 约束条件的影响主要有 3个因素：外部芯片的 Tsu，电路板 上信号延迟 Tpd，时钟延迟 Tclk. Tsu 的参数通常需要查外部芯片的数据手册。 计算公式： output delay = Tsu+Tpd-Tclk. 例如：系统时钟 100MHz, 电路板上 最大延迟 2ns, 时钟最大延迟 1.7ns, Tsu 1ns, 输出延迟的值： max output delay = 1+2-1.7=1.3ns . 这个参数的含义是指 让 FPGA的设计工具把最后一 级 寄 存 器 到 输 出端 口之 间 的 路 径 延 迟 （包 括 门 延 迟 和 线 延 迟 ）控 制 在 10ns-1.3ns=8.7ns 以内。 4 、从输入端口到输出端口： 这种路径是指组合