树码管静态显示.doc

湖北民族学院信息工程学院实验报告 班级： 学号: 姓名： 实验日期： 实验地点： EDA实验室 课程名称： EDA技术 实验题目： 八位七段数码管动态显示电路的设计 实验仪器： QUARTUSII EDA试验箱 实验目的 了解数码管的工作原理。 学习七段数码管显示译码器的设计。 学习VHDL的CASE语句及多层次设计方法。 实验原理 七段数码管是电子开发过程中常用的输出显示设备。在实验系统中使用的是两个四位一体、共阴极型七段数码管。其单个静态数码管如下图4-1所示。 图4-1 静态七段数码管 由于七段数码管公共端连接到GND（共阴极型），当数码管的中的那一个段被输入高电平，则相应的这一段被点亮。反之则不亮。四位一体的七段数码管在单个静态数码管的基础上加入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、dp都连在了一起，8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其余关闭。 实验内容与步骤 本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上显示相应的键值。在实验中时，数字时钟选择1KHZ作为扫描时钟，用四个拨动开关做为输入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进制的值。实验箱中的拨动开关与FPGA的接口电路，以及拨动开关FPGA的管脚连接在实验一中都做了详细说明， 1.打开QUARTUSII软件，新建一个工程。 2.建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。 3.按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。 编写完VHDL程序后，保存起来。方法同实验一。 对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。 编译仿真无误后，依照拨动开关、数码管与FPGA的管脚连接表（表1-1、表4-1）或参照附录进行管脚分配。表4-2是示例程序的管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。 用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编程思想一致。 四、实验结果与分析 当设计文件加载到目标器件后，将数字信号源模块的时钟选择为1KHZ，拨动四位拨 动开关，使其为一个数值，则八个数码管均显示拨动开关所表示的十六进制的值。由于数码管并没有进行很详细的位选，所以八位数码管显示的都是一样的值。 五、实验心得与体会 时钟频率是fpga设计中一个很重要的方面，在做这次试验之前。我对时钟还不是很了解，也不了解它的功能和用途，甚至也不晓得它的实现方式。而这次的实验让我明白了时钟脉冲的作用，在程序中我们可以通过检测时钟脉冲的个数来实现计时和计数。 而在这次的实验中，我们是每来一次时钟脉冲就让数码管的位选值加1，从而实现每一位数码管的选中。也正是因为这个原因，八位数码管的显示值是一样的。 实验程序与电路图 《树码管静态显示》 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; -------------------------------------------------------------------- entity exp22 is port( Clk : in std_logic; --时钟输入 Rst : in std_logic; --复位输入 S1,S2 : in std_logic; --时间调节输入 spk : out std_logic; led : out std_logic_vector(3 downto 0); --整点输报时输出 Display : out std_logic_vector(7 downto 0); --七段码管显示输出 SEG_SEL : buffer std_logic_vector(2 downto 0) --七段码管扫描驱动 ); end exp22; ----------------------------------------