vhdl按键消抖程序.doc

vhdl按键消抖程序一：延时性消抖 在本例子中，input是按键的输入，output是消抖之后的按键输出 是clk经历8个上升沿之后就让output输出一个CLK周期的高电平 library ieee; use ieee.std_logic_1164.all; entity PWlock is port（clk： in std_logic; input： in std_logic; output： out std_logic ）; end PWlock; architecture one of PWlock is signal a:std_logic; signal count:integer range 0 to 9; begin process（clk） begin if input=‘0’ then count=0; elsif （clk‘event and clk=’1‘） then if count=9 then count=count; else count=count+1; end if; end if; - if count=8 then a=’0‘; else a=’1‘; end if; end process; output=a; end one; vhdl按键消抖程序二 一般按键延时在20ms左右，根据时钟频率决定你的计数范围。程序非常简单，但经常用到，对于FPGA初学者要好好学习这部分。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity reseter is port（clk，reset_in:in std_logic; --按键按下时为0 reset_out:out std_logic：=‘0’）; end reseter; architecture behav of reseter is begin PROCESS（clk，reset_in） VARIABLE COUNT1 ：INTEGER RANGE 0 TO 100000; BEGIN IF reset_in=‘0’ THEN IF RISING_EDGE（clk） THEN IF COUNT110000 THEN COUNT1：=COUNT1+1; ELSE COUNT1：=COUNT1; END IF; IF COUNT1=9999 THEN reset_out=‘1’; ELSE reset_out=‘0’; END IF; END IF; ELSE COUNT1：=0; reset_out=‘1’; END IF; END PROCESS ; end behav; vhdl按键消抖程序三：计数器型消抖电路（一） 计数器型消抖电路是设置一个模值为（N+1）的控制计数器，clk在上升沿时，如果按键开关key_in=‘1’，计数器加1，key_in=‘0’时，计数器清零。当计数器值为2时，key_out输出才为1，其他值为0时。计数器值为N时处于保持状态。因此按键key_in持续时间大于N个clk时钟周期时，计数器输出一个单脉冲，否则没有脉冲输出。如果按键开关抖动产生的毛刺宽度小于N个时钟周期，因而毛刺作用不可能使计数器有输出，防抖动目的得以实现。clk的时钟周期与N的值可以根据按键抖动时间由设计者自行设定。 主要程序结构如下： if(clk’event and clk=’1’)then if(key_in=’1’)then if count=N then count=count; else count=count+1; end if; end if; else count=0; end if; vhdl按键消抖程序四：计数器型消抖电路（二） 计数器型消抖电路（二）是控制计数器工作一个循环周期（N+1个状态），且仅在计数器为0时输出为“1”。电路设计了连锁控制设施。在计数器处于状态0时，此时若有按键操作，则计数器进入状态1，同时输出单脉冲（其宽度等于时钟周期）。计数器处于其他状态，都没有单脉冲输出。计数器处于状态N时，控制en=‘0’，导致计数器退出状态N，进入状态0。计数器能否保持状态0，取决于人工按键操作，若按键key_in=‘1’，控制en=‘1’（计数器能正常工作），key_in=‘0’，计数器状态保持。显见计数器处于状态0，人工不按键，则计数器保持状态0。 主要程序结构如下： if count=N then count=0; else count=count+1; end if; if count=0 then key_out=’0’; end if; end if end process; B:pro