VHDL实验报告——8位全加器.docVIP

下载本文档

46
0
约1.02千字
约 3页
2020-08-21 发布于浙江
举报
版权申诉

VHDL实验报告——8位全加器.doc

1、本文档共3页，可阅读全部内容。
2、有哪些信誉好的足球投注网站（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

上机实验报告实验题目班级姓名学号指导教师 8位全加器实验目的与要求： 1、通过1位全加器及8位带进位输入加法器的设计，熟悉加法器的设计流程。 2、进一步熟悉文本输入及仿真步骤。 3、进一步掌握VHDL设计实体的基本结构及文字规则。 4、掌握组合逻辑电路的静态测试方法。 5、熟悉可编程器件设计的全过程。。实验步骤与内容：创建工程。新建文件夹。画出正确的原理图，保存，编译。波形仿真，分配引脚，编译。下载到试验箱，进行功能验证。（源程序及仿真的波形界面在备注）备注：源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY TWO IS PORT ( A,B:IN STD_LOGIC_VECTOR(0 TO 7); CIN:IN STD_LOGIC; SUM:OUT STD_LOGIC_VECTOR(0 TO 7); CO:OUT STD_LOGIC ); END; ARCHITECTURE XIA OF TWO IS SIGNAL Y,AA,BB,CC:STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN AA=0A; BB=0B; CCIN; PROCESS(AA,BB,CC) BEGIN Y=AA+BB+CC; END PROCESS; CO=Y(8); SUM=Y(7 DOWNTO 0); END; 实验记录：输入实验结果 cin b(7..0) a(7..0) sum(7..0) co 0100000110 0111111101 0111111111 1100000110 1111111101 11111111111 仿真波形