VHDL Test bench文件的三种生成方式.pdfVIP

VHDL TestBench 基础 TestBench 的主要目标 Test bench(TB)是一种VHDL 代码，目的在于验证HDL 模型的功能是否正确。 Test bench 是电路规格的一部分，其主要目标是：  实例化UUT(Unit Under Test, UUT)，以前版本也叫DUT(Design Under Test)  为UUT 产生激励波形  产生参考输出，并将UUT 的输出与参考输出进行比较  提供测试通过或失败的指示 TestBench 产生激励的三种方式 响应可以在test bench 中产生，也可以通过文件进行存储，以备后用。常用 的产生TB 的三种方法为：  直接在testbench 中产生  从矢量中读入  从单独的激励文件中读入 比较流行的做法是使用matlab 产生激励文件，由testbench 读入该激励文件 并将激励馈送到UUT，UUT 产生的相应输出以文件的形式存储，由matlab 读取 并与理想的响应作比较。 1. 简单的TestBench 简单的testbench 只适合于相对比较简单的设计。如图1-1 所示，在testbench 中只是简单的实例化了一个UUT，激励在testbench 中产生，这种方式的testbench 可重用性差。示意图如下。 UUT tb_adder.vhd 代码： library IEEE; use IEEE.STD_LOGIC_1164.ALL ; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity tb_adder is PORT ( clk : IN STD_LOGIC; rst_n : IN STD_LOGIC; a : IN std_logic_vector(2 downto 0); b : IN std_logic_vector(2 downto 0); y : OUT std_logic_vector(3 downto 0)); end tb_adder; architecture rtl of tb_adder is begin PROCESS (clk, rst_n) BEGIN -- process IF rst_n= 0 THEN y = (OTHERS = 0); ELSIF clkEVENT AND clk= 1 THEN y = (0 a) + (0 b); END IF; END PROCESS; END rtl; --CONFIGURATION cfg_tb_adder OF tb_adder IS -- FOR RTL -- END FOR; --END cfg_tb_adder; 相应的testbench 代码 LIBRARY ieee; USE ieee.std_logic_1164.ALL ; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; ENTITY simple_tb IS END simple_tb; ARCHITECTURE behavior OF simple_tb IS -- Component Declaration for the Unit Under Test (UUT) COMPONENT tb_adder PORT ( clk : IN std_logic; rst_n : IN std_logic; a : IN std_logic_vector(2 downto 0); b : IN std_logic_vector(2 downto 0); y : OUT std_logic_vector(3 downto 0) ); END COMPONENT; --Inputs signal clk : std_lo