VHDL程序设计-典型时序电路.pptVIP

第六章 VHDL综合应用 应用实例 数字电子时钟显示电路 延迟与微分电路 用途：将宽脉冲减小为一个时钟周期的脉 冲宽度；消除小于一个周期的脉冲 延迟与微分电路 同步计数器电路 用途：消除竞争冒险；消除延时误差 * * 6 个七段数码管 SEGOUT ( 8 ) CLR 时钟显示 电路方框图 CP FPGA SELOUT ( 6 ) 24 进 制 计数器 60 进 制 计数器 60 进 制 计数器 BCD ? 七段译码电路 BCD 选择 BCD(8)?BIN(6) 6 个七段数码管 扫描电路 S(3) SEG (8) NUM(4) BCD (3-0) BCD (7-4) ENB (0) ENB (1) ENB (2) DBH DBM DBS BIN ( 6 ) 时钟显示 电路方框图 SEC CLR CYH CYS CYM 分频器Q CP 38 译 码 24 进 制 计数器 60 进 制 计数器 60 进 制 计数器 BCD ? 七段译码电路 BCD 选择 BCD(8)?BIN(6) 6 个七段数码管 扫描电路 S(3) SEG (8) NUM(4) BCD (3-0) BCD (7-4) ENB (0) ENB (1) ENB (2) DBH DBM DBS BIN ( 6 ) 时钟显示 电路方框图 SEC CLR CYH CYS CYM 分频器Q CP 38 译 码 PROCESS (CP) Begin IF CPEvent AND CP=1 then DLY = Q(21); Q = Q+1; END IF; END PROCESS; Free_Counter : Block Signal Q : STD_LOGIC_VECTOR(24 DOWNTO 0); Signal DLY : STD_LOGIC; Begin PROCESS (CP) Begin IF CPEvent AND CP=1 then DLY = Q(21); Q = Q+1; END IF; END PROCESS; SEC = Q(21) AND NOT DLY; --about 1Hz S = Q(15 DOWNTO 13); --about 250 Hz ENB = 001 WHEN (S=0 OR S=1) ELSE 010 WHEN (S=2 OR S=3) ELSE 100 WHEN (S=4 OR S=5) ELSE 000; BIN = DBS WHEN ENB = 001 ELSE DBM WHEN ENB = 010 ELSE DBH WHEN ENB = 100 ELSE 000000; End Block Free_Counter; --主文件声明代码 COMPONENT COUNTER60 PORT( CP : IN STD_LOGIC; BIN : OUT STD_LOGIC_VECTOR (5 DOWNTO 0); S : IN STD_LOGIC; CLR : IN STD_LOGIC; EC : IN STD_LOGIC; CY60 : OUT STD_LOGIC ); END COMPONENT; -- 子文件定义代码 --*************************************************** LIBRARY IEEE; USE IEEE.STD_LOGIC_UNSIGNED.ALL; --*************************************************** ENTITY COUNTER60 IS PORT( CP : IN STD_LOGIC; BIN : OUT STD_LOGIC_VECTOR (5 DOWNTO 0); S : IN STD_LOGIC; CLR : IN STD_LOGIC; EC : IN STD_LOGIC; CY60 : OUT STD_LOGIC ); END COUNTER60; -- 子文件定义代码 ARCHITECTURE a OF COUNTER60 IS SIGNAL Q : STD_LOGIC_VECTOR (5 DOWNTO 0) ; SIGNAL RST, DLY : STD_LOGIC; BEGIN PROCESS (CP,RST)