Verilog程序设计-四位全加器.doc

EDA课程Verilog程序设计-四位全加器 module adder_4bit(s,co,a,b,ci); //4位全加器 // output[3:0] s; output co; input[3:0] a,b; input ci; f_adder f0(a[0],b[0],ci,s[0],ci1); f_adder f1(a[1],b[1],ci1,s[1],ci2); f_adder f2(a[2],b[2],ci2,s[2],ci3); f_adder f3(a[3],b[3],ci3,s[3],co); endmodule module f_adder(ain,bin,cin,sum,cout); //1位全加器 // output sum,cout; input ain,bin,cin; wire d,e,f; h_adder(ain,bin,e,d); h_adder(e,cin,sum,f); or(cout,d,f); endmodule module h_adder(a,b,so,co); //半加器 // input a,b; output so,co; assign so = a ^ b; assign co = a b; endmodule