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实验一 : 用 VHDL 设计实现逻辑表达式所对应的逻辑门电路
实验程序:
library ieee; begin
use ieee.std_logic_1164.all; f(0)=(a and b ) or (b and c) or(not b and not
use ieee.std_logic_arith.all; c);
use ieee.std_logic_unsigned.all; f(1)=(a and b and c) or not(not a or not b or
entity example3_2 is not c);
port(a,b,c,d,e,f,g:in std_logic; f(2)=(a xor b xor c) or (not(d) and (a or c));
f1,f2,f3,f4,f5,f6,f7: out std_logic); f(3)=not((a and b) xor (c and d)) or((a and b
end example3_2; and d) xor (b and c and d));
architecture behav of example3_2 is end behav;
仿真波形:
实验结论:
从仿真波形图可以看出,仿真结果完全逻辑表达式所对应的门逻辑电路。
实验二 : 设计一个 8 线— 3 线有限编码器。
实验程序:
library ieee; a=000;e=0;s=1;
use ieee.std_logic_1164.all; elsif i(6)=0 then
use ieee.std_logic_arith.all; a=001;e=0;s=1;
use ieee.std_logic_unsigned.all; elsif i(5)=0 then
entity example3_4 is a=010;e=0;s=1;
port(sin:in std_logic; elsif i(4)=0 then
i:in std_logic_vector(7 downto 0); a=011;e=0;s=1;
a:out std_logic_vector(2 downto 0); elsif i(3)=0 then
e,s:out std_logic); a=100;e=0;s=1 ;
end example3_4; elsif i(2)=0 then
architecture behave of example3_4 is a=101;e=0;s=1 ;
begin elsif i(1)=0 then
process(sin,i) a=110;e=0;s=1;
begin
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