EDA技术应用 7.2.2项目课件 P4 数字钟的设计.ppt

P4 数字钟的设计 一个完整的VHDL语言的设计程序由以下几个部分组成： 库(Library)：库中存放了编译过的包集合； 程序包(Package)：程序包中包含了常用和信号、数据类型、函数、过程的定义； 实体(Entity )：实体定义本设计的输入输出接口； 结构体(Architecture)：结构体对设计的实体行为或结构进行描述； 配置(Configuration) ：配置为实体选定某个特定的结构体。 其中实体与结构体是VHDL语言程序中必不可少的。 LIBRARY ieee; --说明程序中所引用的包集合所在的库 USE ieee.std_logic_1164.all; --说明程序中所引用的包集合 ENTITY addervhd IS --实体开始 PORT ( a,b: IN INTEGER RANGE 0 TO 65535; s: OUT INTEGER RANGE 0 TO 131071 ); END addervhd; --实体结束 ARCHITECTURE a OF addervhd IS--结构体开始 BEGIN s = a+b; END a; --结构体结束 实体中的黑体字部分为VHDL语言的保留字，必须拼写正确，但大、小写均可； --为注释符号，其后的语句在程序编译时不处理； 实体名必须与VHDL文件名相同； IN：信号由实体的外部进入实体，不可在实体内对端口进行赋值； OUT：信号由实体内部输出到实体之外，应在实体内对端口进行赋值，且端口信号不得在内部引用； INOUT：信号有时从实体内部输出到实体之外，有时从实体外部输入到实体内，即信号是双向的； BUFFER：信号由实体内部输出到实体之外，应在实体内对端口进行赋值，但端口信号可在内部引用； INTEGER：整数，是VHDL语言中标准定义的数据类型； STD_LOGIC：工业标准的逻辑位变量，是IEEE库中定义的数据类型； STD_LOGIC_VECTOR：工业标准的逻辑变量组，是IEEE库中定义的数据类型； BIT：位，是VHDL语言中标准定义的数据类型； BIT_VECTOR：位矢量，是VHDL语言中标准定义的数据类型； 在VHDL语言程序设计中，要给各个实体、变量、信号取名，这些名被统称为标识符。标识符可由英文字母“A”～“Z”、“a” ～“z”、数字“0”～“9”和下划线“_”组成，在定义标识符时要遵守下列规则： 标识符以英文字母开头； VHDL语言不区分大小写； 下划线不能连用，也不能放在标识符的结尾处； 标识符不能与保留字(关键字)相同，在MaxPlusⅡ的文本编辑器中，当文件名的后缀为*.VHD时，程序中出现的VHDL语言保留字就会变成淡蓝色，即淡蓝色的字不可作为标识符使用, 书中各种语法结构中加粗的字为VHDL语言的关键字； VHDL语言中可以被赋值的对象就称为数据对象，常用的数据对象有信号(Signal)、变量(Variable)和常量(Constant)。在实际的电子电路中，信号相当于数字电路中的一根信号线，常量相当于数字电路中的电源和地，而变量没有直接的对应关系，通常可理解为数值的临时存放单元。 常量的定义语句的格式如下： CONSTANT 常量名:数据类型:=表达式; 如：CONSTANT bit_width：integer：=8； 信号的定义语句格式如下，其中方括号[]中的部分可省(之后的格式说明语句中同)： SIGNAL 信号名：数据类型 [ 约束条件：=表达式]； 如：SIGNAL SUM:INTEGER RANGER 0 TO 255:=10; SIGNAL Q:STD_LOGIC_VECTOR(3 DOWNTO 0):=“0000”; 变量的定义语句的格式如下： VARIABLE 信号名：数据类型 [ 约束条件：=表达式]； 如：Variable n：INTEGER RANGER 0 TO 25; 在IEEE库中的程序包STD_LOGIC_1164中定义了两个重要的数据类型，就是标准逻辑位STD_LOGIC和标准逻辑矢量STD_LOCIG_VECTOR，在使用这两种数据类型时，必须在程序的开始处增加以下的库说明语句和程序包说明语句： LIBRARY ieee; --说明程序中所引用的包集合所在的库 USE ieee.std_logic_1164.all; --说明程序中所引用的包集合 VHDL语言对数据类型有严格的要求，不