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常用的HDL有VHDL、Verilog和AHDL。
HDL新发展:
SystemVerilog、SystemC
;VHDL
用于电路设计的高级语言。
最初由美国国防部开发
VHDL的英文全写:VHSIC(Very High Speed Integrated Circuit)Hardware Descriptiong Language. 超高速集成电路硬件描述语言。
主要应用在数字电路的设计中。
;使用VHDL进行数字系统设计的优点:
(1)系统硬件描述能力强,适合大型项目与团队开发。
(2)VHDL丰富的仿真语句和库函数,使得在任何大系统的设计早期就能查验设计系统的功能可行性,随时可对设计进行仿真模拟。
(3)VHDL具有强大的行为描述能力,可以避开具体的底层器件结构设计。
(4)VHDL符合IEEE工业标准,编写的模块容易实现共享和复用。
(5)VHDL对设计的描述具有相对独立性,设计者可以不懂硬件的结构,也不必管理最终设计实现的目标器件是什么,而进行独立的设计。;SystemVerilog
Verilog的超集,在面向对象和验证平台方面进行了扩展。
SystemC
C++的基础上添加的硬件扩展库和仿真库
结合了面向对象编程和硬件建模机制原理
软硬件协同设计;第一章 数字系统设计概论 ( 4学时)
第二章 EDA开发软件与硬件平台 (2学时)
第三章 硬件描述语言(VHDL)基础 (8学时)
第四章 组合逻辑电路描述 (3学时)
第五章 基本时序逻辑电路描述 (3学时)
第六章 同步时序电路设计方法与状态机 (8学时)
第七章 仿真与综合 (4学时)
第八章 数字系统设计方法与案例分析 (4学时)
讲座1:Testbench设计 (4学时)
讲座2:IP核的设计 (4学时)
讲座3:Verilog语言 (4学时)
;4、课程学习;4、课程学习;4、课程学习;常见术语
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