锁相环常见问题解答(新)(ADI).pdf

锁相环常见问题解答 编写人 CAST (Y/D) 版本号 V1.3_Draft 本报告为Analog Devices Inc. (ADI) 中国技术支持中心专用，ADI 可以随时修改 报告而不用通知任何使用 报告的人员。 如有任何问题请与 china.support@ 联系。 目 录 1 ADI 公司锁相环产品概述3 2 PLL 主要技术指标6 2.1 相位噪声6 2.2 参考杂散7 2.3 锁定时间9 3 应用中常见问题 10 3.1 PLL 芯片接口相关问题 10 3.1.1 参考晶振有哪些要求？我该如何选择参考源？ 10 3.1.2 请详细解释一下控制时序，电平及要求。 11 3.1.3 控制多片PLL 芯片时，串行控制线是否可以复用 12 3.1.4 请简要介绍一下环路滤波器参数的设置 12 3.1.5 环路滤波器采用有源滤波器还是无源滤波器？ 13 3.1.6 PLL 对于VCO 有什么要求？以及如何设计VCO 输出功率分配器？ 13 3.1.7 如何设置电荷泵的极性？ 14 3.1.8 锁定指示电路如何设计？ 14 3.1.9 PLL 对射频输入信号有什么要求？ 16 3.1.10 PLL 芯片对电源的要求有哪些？ 16 3.1.11 内部集成了VCO 的ADF4360-x，其VCO 中心频率如何设定？ 16 3.2 PLL 芯片性能相关问题 18 3.2.1 锁相环输出的谐波 18 3.2.2 锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ 18 3.2.3 为何我测出的相位噪声性能低于ADIsimPLL 仿真预期值? 19 3.2.4 锁相环锁定时间取决于哪些因素？如何加速锁定？20 3.2.5 为何我的锁相环在做高低温试验的时候，出现频率失锁？21 3.2.6 非跳频（单频）应用中，最高的鉴相频率有什么限制？21 3.2.7 频繁地开关锁相环芯片的电源会对锁相环有何影响？21 3.2.8 在使用ADIsimPLL 过程中发现有的芯片有 1/f 噪声指标，而有的没有，请问 1/f 噪 声指什么？21 3.2.9 在使用ADF4150HV 时，RF 输出级可以通过硬件或软件 行使能或非使能选择。为 了实现省电模式，想了解一下，当输出级被非使能时，电流消耗是否为0A ？此外，当RF 输 出级非使能时，RF 输出分频部分是否也同时被非使能了？22 3.2.10 使用ADF4350 做宽频本振，输出不同频点测量功率不同，是否正常？22 3.2.11 在小数N 分频频率合成器中，什么 整数边界杂散？如何避免？22 3.2.12 使用不同源输入时，相噪基本相同，但是输出相噪差别很大，请问这 为什么？.22 3.2.13 使用ADF4107 做 振，参考输入分别为10MHz 正弦波和方波，发现使用方波时， 本振输出信噪比要比正弦波时好10dB 左右，请问 怎么回事？24 3.3 PLL 的调试步骤25 3.3.1 使用ADF7012 单片收发芯片，通过其中PLL 模块，输入11.0592MHz ，想要得到输 出162.2016MHz，但 正常配置并设计环路